特許

J-GLOBAL ID：200903044778415189

半導体記憶装置

発明者： 藤田 真盛
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 金田 暢之 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-245492
公開番号（公開出願番号）：特開2001-067869
出願日： 1999年08月31日
公開日（公表日）： 2001年03月16日
要約：

【要約】【課題】 信号配線領域確保のために面積が決定されてしまうNMOSワード線駆動回路を、少ない信号数で動作させることによって面積を縮小し、小面積の半導体記憶装置を提供する。【解決手段】 サブワード線駆動回路RAIDは、サブワード線駆動信号RAI0〜RAI3の内、外部アドレスの内の3ビット、X0〜X2と一致するサブワード線駆動信号RAIをサブワード線駆動タイミング信号RAEがハイレベルである期間活性化する。ここでは、X0がロウレベルの時、つまり行アドレスが偶数のときRAI信号を活性化する回路を記述したが、隣接するサブワード線駆動回路SWD列に対しては、X0からハイレベルのときサブワード線駆動信号RAIを活性化する回路が接続される。RAIB信号はRAI0〜RAI3のNOR論理信号であり、RAI0〜RAI3のすべてがロウレベルである場合にはハイレベルとなる。

請求項（抜粋）：

複数の主ワード線と、前記複数の主ワード線に直交して配置された複数のサブワード線駆動信号線と、前記主ワード線に対して平行に配置され、複数のメモリセルのデータ入出力を制御するサブワード線と、前記主ワード線と前記サブワード線駆動信号線によって、前記サブワード線を選択的に駆動する第1の駆動手段と、前記複数の主ワード線に直交して配置されたサブワード線非活性化信号線と、前記サブワード線非活性化信号線に直交する前記複数のサブワード線すべての非活性化電位を保持する第2の駆動手段と、前記サブワード線駆動信号線が前記第1の駆動手段によって駆動する前記サブワード線以外の前記サブワード線を非活性電位に保持する第3の駆動手段と、を有する半導体記憶装置。

IPC (4件)：

G11C 11/407 ,  G11C 11/413 ,  G11C 11/41 ,  G11C 11/401

FI (6件)：

G11C 11/34 354 D ,  G11C 11/34 301 A ,  G11C 11/34 301 E ,  G11C 11/34 345 ,  G11C 11/34 362 H ,  G11C 11/34 371 K

Fターム (11件)：

5B015JJ36 ,  5B015KA24 ,  5B015KA27 ,  5B015PP01 ,  5B015PP02 ,  5B015QQ01 ,  5B024AA07 ,  5B024BA13 ,  5B024CA07 ,  5B024CA16 ,  5B024CA21