特許

J-GLOBAL ID：200903044789524656

不揮発性半導体記憶装置

発明者： 中村 寛 ,  田中 義幸 ,  田中 智晴 ,  百冨 正樹 ,  大平 秀子
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-188843
公開番号（公開出願番号）：特開平7-130888
出願日： 1993年06月30日
公開日（公表日）： 1995年05月19日
要約：

【要約】【目的】 パターン面積の増大を伴うことなく書込み動作の所要時間を短くすることを可能としたNANDセル型EEPROMを提供すること。【構成】 チャネル領域上に浮遊ゲートと制御ゲートが積層され、浮遊ゲートと基板間の電荷の授受によりデータ書込み及び消去を行うメモリセルを複数配列して構成された不揮発性半導体記憶装置において、メモリセルを複数個直列接続してNANDセルが構成され、このNANDセルを複数個接続してブロックが構成されており、メモリセルをn型基板に形成されたp型ウェルに設け、かつ選択ブロック202 内の制御ゲートCGに選択的に正電位を印加するデータ書込み動作時に、p型ウェルと共に非選択ブロック201 ,203 〜20N 内の制御ゲートCGに、選択ブロック202 内の制御ゲートCGに印加する正電位と逆極性の電位を印加することを特徴とする。

請求項（抜粋）：

チャネル領域上に電荷蓄積層と制御ゲートが積層され、電荷蓄積層と基板間の電荷の授受によりデータ書込み及び消去を行うメモリセルを複数配列して構成された不揮発性半導体記憶装置において、前記メモリセルは、第1導電型基板又は第2導電型基板に形成された第1導電型ウェルに設けられ、選択ブロック内の制御ゲートに選択的に高電位を印加するデータ書込み動作時に、前記第1導電型基板又はウェルと共に非選択ブロック内の制御ゲートに、前記選択ブロック内の制御ゲートに印加する電位と逆極性の電位を印加するようにしたことを特徴とする不揮発性半導体記憶装置。

IPC (6件)：

H01L 21/8247 ,  G11C 16/06 ,  G11C 17/12 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (4件)：

H01L 29/78 371 ,  G11C 17/00 510 C ,  G11C 17/00 304 A ,  H01L 27/10 434