特許
J-GLOBAL ID：200903044821660176

半導体装置の製造方法

発明者：
三好 康介

三好 康介 について

, 
獅子口 清一

獅子口 清一 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 菅野 中
公報種別：公開公報
出願番号（国際出願番号）：特願平10-255273
公開番号（公開出願番号）：特開平11-150118
出願日： 1998年09月09日
公開日（公表日）： 1999年06月02日
要約：
【要約】【課題】 シリコン基板にゲート電極を形成する方法において、重金属汚染によるゲート酸化膜耐圧特性や接合リーク特性の劣化を防止する。【解決手段】 シリコン基板100上にゲート酸化膜101及び非晶質シリコン膜102を形成する。非晶質シリコン膜102にシリコン酸化膜105をマスクとして酸素イオン106をイオン注入する。シリコン基板100に熱処理を施し、酸素注入領域に重金属をゲッタリングさせ、その領域をドライエッチングにより除去する。
請求項（抜粋）：
基板上の素子領域に存在する重金属を該素子領域以外にゲッタリングし、重金属がゲッタリングされた領域を除去することを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 21/322 ,  H01L 21/265 ,  H01L 29/78 ,  H01L 21/336
FI (3件)：
H01L 21/322 J ,  H01L 21/265 P ,  H01L 29/78 301 Y
引用特許：
審査官引用 (7件)
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