特許
J-GLOBAL ID：200903044825658486
ダイナミックRAMセルキャパシタの製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
志賀 正武 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-078565
公開番号（公開出願番号）：特開平11-330401
出願日： 1999年03月23日
公開日（公表日）： 1999年11月30日
要約：
【要約】【課題】 ストレージ電極コンタクトホールとストレージ電極パターン間の誤整列を防止するDRAMセルキャパシタの製造方法を提供する。【解決手段】 本発明は、半導体基板上の第1絶縁層の内部にビットラインを有するように形成する段階と、第1物質層及び第2物質層を順次に形成する段階と、第2物質層上に第1マスクパターンを形成する段階と、第1物質層をエッチング停止層としてエッチングする段階と、第1マスクパターンを除去する段階と、第1マスクパターンより相対的に狭いオープン領域を有するように形成する段階と、第1物質層及び第1絶縁層を順次にエッチングして第2オープニングを形成する段階と、第2マスクパターンを除去する段階と、第1オープニングを導電層に充填する段階と、第2物質層を平坦化エッチングする段階と、半導体基板と電気的に接続されるストレージ電極を形成する段階とを含むことを特徴とする。
請求項（抜粋）：
半導体基板上に第1絶縁層を形成し、その内部にビットラインを有するように形成する段階と、前記第1絶縁層上に第2絶縁層を間に置いて、第1及び第2絶縁層とエッチング選択比を有する第1物質層及び第2物質層を順次に形成する段階と、前記第2物質層上にストレージ電極を形成するための第1マスクパターンを形成する段階と、前記第1マスクパターンを使用して第2物質及び第2絶縁層を順次にエッチングして第1オープニングを形成し、前記第1物質層をエッチング停止層として使用してエッチングする段階と、前記第1マスクパターンを除去する段階と、前記第2物質層上にストレージ電極を形成するための第2マスクパターンを形成し、基板の上部から見て前記第1マスクパターンより相対的に狭いオープン領域を有するように形成する段階と、前記第2マスクパターンを使用して第1物質層及び第1絶縁層を順次にエッチングして第2オープニングを形成する段階と、前記第2マスクパターンを除去する段階と、前記第2オープニング及び第1オープニングを導電層に充填する段階と、前記第2絶縁層の表面が露出されるように導電層を含めて第2物質層を平坦化エッチングする段階と、第2絶縁層を除去して半導体基板と電気的に接続されるストレージ電極を形成する段階とを含むことを特徴とするDRAMセルキャパシタの製造方法。
IPC (2件)：
H01L 27/108
, H01L 21/8242
