特許

J-GLOBAL ID：200903044833414340

強誘電体ゲートデバイスとその駆動方法

発明者： 大塚 隆 ,  森田 清之
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 前田 弘 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-198545
公開番号（公開出願番号）：特開2001-024074
出願日： 1999年07月13日
公開日（公表日）： 2001年01月26日
要約：

【要約】【課題】 信頼性の高い多値メモリとして機能する強誘電体ゲートデバイス及びその駆動方法を提供する。【解決手段】 シリコン基板1の活性領域内の2つの不純物拡散層3によって挟まれる領域(チャネル領域)の上には、SiO2 からなるゲート絶縁膜4と、Ptからなる中間電極5と、Bi4 Ti3 O12からなる強誘電体層6と、Ptからなる第1のゲート電極7と、第2のゲート電極8とが順に積層されている。各ゲート電極7,8は個別の配線に接続され、各配線から個別の信号を受けるように構成されており、第1のゲート電極7と中間電極5と第1の強誘電体部6aとにより第1のキャパシタが、第2のゲート電極8と中間電極5と第2の強誘電体部6bとにより第2のキャパシタが構成されている。そして、2つの強誘電体部6a,6bの残留分極の正負を組み合わせて、3値メモリとして使用する。

請求項（抜粋）：

半導体基板と、上記半導体基板の上に並列に設けられた複数のゲート電極と、上記半導体基板と上記複数のゲート電極との間に介設された同数の強誘電体部と、上記半導体基板内において上記複数のゲート電極を挟んで形成されたソース・ドレイン領域とを備えた電界効果トランジスタとして機能するとともに、上記各強誘電体部の残留分極の向きの相違を組み合わせて、3値以上のデータを保持するように構成されていることを特徴とする強誘電体ゲートデバイス。

IPC (6件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  G11C 16/04 ,  G11C 16/02 ,  H01L 27/10 451

FI (4件)：

H01L 29/78 371 ,  H01L 27/10 451 ,  G11C 17/00 621 Z ,  G11C 17/00 641

Fターム (37件)：

5B025AA07 ,  5B025AC04 ,  5B025AE00 ,  5B025AF04 ,  5F001AA01 ,  5F001AA04 ,  5F001AA17 ,  5F001AA63 ,  5F001AB20 ,  5F001AC01 ,  5F001AC02 ,  5F001AC03 ,  5F001AD12 ,  5F001AD41 ,  5F001AD62 ,  5F001AE02 ,  5F001AE03 ,  5F001AE08 ,  5F001AF05 ,  5F001AF20 ,  5F083EP02 ,  5F083EP23 ,  5F083EP28 ,  5F083EP32 ,  5F083EP56 ,  5F083ER03 ,  5F083ER05 ,  5F083ER06 ,  5F083ER09 ,  5F083ER22 ,  5F083ER30 ,  5F083FR07 ,  5F083JA17 ,  5F083JA38 ,  5F083PR21 ,  5F083PR22 ,  5F083ZA21