回路素子割り付け方法及び遅延最適化方法並びに論理設計システム

発明者： ,
出願人/特許権者：
代理人 (1件)：前田弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-073907
公開番号（公開出願番号）：特開平5-274390
出願日： 1992年03月30日
公開日（公表日）： 1993年10月22日
要約：

【要約】【目的】回路動作や機能から実装素子で構成された実論理回路を生成する論理設計システムにおいて、実装素子の遅延と駆動力を考慮に入れた回路素子割り付けによって遅延最適化を実現する。【構成】入力手段11で入力した回路動作や機能を回路合成手段12により論理回路に変換する。この論理回路中の論理ゲートに対し、回路素子割り付け手段13が素子ライブラリ303に格納された実装素子への割り付けを行い、その結果の実論理回路を出力手段14により出力する。この論理ゲートを実装素子へ割り付ける際に、遅延解析手段15を用いて遅延の解析を行い、遅延評価過程16の結果、その論理ゲートが属している経路の遅延短縮が必要な場合には、駆動力選択過程17において、より駆動力の大きい素子を選択し、それを割り付けることによって、遅延最適化を行う。

請求項（抜粋）：

論理回路をそれと同一の機能を有しかつ実装素子で構成される実論理回路に変換するための回路素子割り付け方法であって、実装素子の情報が格納された素子ライブラリを設け、回路中の論理ゲートと同一機能を持つ実装素子から成る集合を前記ライブラリから選び出す過程と、前記集合の要素を実装素子の遅延と駆動力によって分類する過程と、前記論理ゲートを通過する経路の遅延を評価する過程と、前記遅延評価結果を考慮して、前記論理ゲートに割り付ける実装素子を前記集合の分類に基づき選び出す過程とを有することを特徴とする回路素子割り付け方法。

IPC (3件)：

G06F 15/60 360 , G06F 15/60 , H01L 21/82

引用特許：

審査官引用 (5件)

特開平3-015983
特開平4-000565
特開平1-241677

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