特許
J-GLOBAL ID：200903044864518381
半導体集積回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-235252
公開番号（公開出願番号）：特開平6-203593
出願日： 1993年09月22日
公開日（公表日）： 1994年07月22日
要約：
【要約】【目的】 メモリの高速読み出しと高欠陥救済率を実現しかつ消費電流とチップ面積を低減する。【構成】 第1のデータ線対31に各々複数の第1ノーマルセル11と第1スペアセル21とを接続し、第2のデータ線対32に各々複数の第2ノーマルセル12と第2スペアセル22とを接続する。両データ線対31,32は選択増幅器47を介して出力データ線39に接続される。ノーマルセル11,12はデコーダ41からのNGWL1,NGWL2,...とBLK1,BLK2との組み合わせで選択され、スペアセル21,22はデコーダ41からのBLK1,BLK2と冗長判定回路43からのSGWL1,SGWL2,...との組み合わせで選択される。第1ノーマルセル11の選択時には第2スペアセル22が、第2ノーマルセル12の選択時には第1スペアセル21が各々選択される。スペアアドレスの入力時に限りSGWL1,SGWL2,...のうちの1つを立ち上げる。
請求項（抜粋）：
情報を記憶する機能を備えた半導体集積回路であって、情報の読み出しのための第1及び第2のデータ線と、各々前記第1のデータ線上に情報が読み出されるように該第1のデータ線に共通接続された第1のノーマルセル群及び第1のスペアセル群と、各々前記第2のデータ線上に情報が読み出されるように該第2のデータ線に共通接続された第2のノーマルセル群及び第2のスペアセル群と、前記第1のデータ線上の情報と前記第2のデータ線上の情報とのうちのいずれか一方を選択し、かつ該選択した情報を増幅するための選択増幅手段と、入力アドレスに応じて、前記第1のノーマルセル群を選択するための第1のブロック選択信号と前記第2のノーマルセル群を選択するための第2のブロック選択信号とのうちのいずれか一方を出力し、かつ前記第1のノーマルセル群中の1セル又は前記第2のノーマルセル群中の1セルを選択するようにノーマルグローバル選択信号を出力するためのデコード手段と、前記デコード手段から出力される第1又は第2のブロック選択信号とノーマルグローバル選択信号とに基づいて、前記第1のブロック選択信号により前記第1のノーマルセル群が選択されるときには該第1のノーマルセル群中の1セルから前記第1のデータ線上に、前記第2のブロック選択信号により前記第2のノーマルセル群が選択されるときには該第2のノーマルセル群中の1セルから前記第2のデータ線上に各々情報が読み出されるように制御するための第1のスイッチ手段と、記憶している複数のスペアアドレスの中に前記入力アドレスと一致するアドレスがあるかどうかを判定し、一致するアドレスがある場合に限り前記入力アドレスに応じて前記第1のスペアセル群中の1セル又は前記第2のスペアセル群中の1セルを選択するようにスペアグローバル選択信号を出力し、かつ前記判定の結果に基づいて前記選択増幅手段に前記第1のデータ線上の情報と前記第2のデータ線上の情報とのうちいずれを増幅させるかを指定するための冗長判定手段と、前記デコード手段から出力される第1又は第2のブロック選択信号と前記冗長判定手段から出力されるスペアグローバル選択信号とに基づいて、前記第1のブロック選択信号により前記第1のノーマルセル群が選択されるときには前記第2のスペアセル群中の1セルから前記第2のデータ線上に、前記第2のブロック選択信号により前記第2のノーマルセル群が選択されるときには前記第1のスペアセル群中の1セルから前記第1のデータ線上に各々情報が読み出されるように制御するための第2のスイッチ手段とを備え、前記冗長判定手段は、前記複数のスペアアドレスの中に前記入力アドレスと一致するアドレスがない場合には、前記第1のブロック選択信号により前記第1のノーマルセル群が選択されるときには前記選択増幅手段に前記第1のデータ線上の情報を増幅させ、前記第2のブロック選択信号により前記第2のノーマルセル群が選択されるときには前記選択増幅手段に前記第2のデータ線上の情報を増幅させ、かつ、前記複数のスペアアドレスの中に前記入力アドレスと一致するアドレスがある場合には、前記第1のブロック選択信号により前記第1のノーマルセル群が選択されるときには前記選択増幅手段に前記第2のデータ線上の情報を増幅させ、前記第2のブロック選択信号により前記第2のノーマルセル群が選択されるときには前記選択増幅手段に前記第1のデータ線上の情報を増幅させる機能を備えたことを特徴とする半導体集積回路。
IPC (3件)：
G11C 29/00 301
, G11C 11/413
, G11C 11/401
G11C 11/34 341 C
, G11C 11/34 371 D
