特許
J-GLOBAL ID：200903044901893660
不揮発性半導体記憶装置
発明者：
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出願人/特許権者：
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代理人 (2件)：
伊丹 勝
, 田村 和彦
公報種別：公開公報
出願番号（国際出願番号）：特願2006-259080
公開番号（公開出願番号）：特開2008-077810
出願日： 2006年09月25日
公開日（公表日）： 2008年04月03日
要約：
【課題】多値記憶における不揮発性半導体記憶装置の誤り訂正の効率を高める。【解決手段】閾値電圧の差によりNビット(N≧2)の情報を記憶することが可能なメモリセルを複数配列させたメモリセルアレイと、メモリセルアレイに記憶される一定のビット数のデータビットごとに、誤り訂正のためのパリティデータを付加するパリティデータ付加回路と、データビットとパリティデータとにより構成されるフレームデータのビット数がNの倍数であり、フレームデータをN個のサブフレームデータに均等に分割するフレーム変換回路と、N個に分割された各々のサブフレームデータをNビットの情報の各々に対応し構成されるN個のサブページに各々記憶させるためのプログラム回路を備えたことを特徴とする不揮発性半導体記憶装置を提供することにより上記課題を解決する。【選択図】図2
請求項（抜粋）：
閾値電圧の差によりNビット(N≧2)の情報を記憶することが可能なメモリセルを複数配列させたメモリセルアレイと、
前記メモリセルアレイに記憶される一定のビット数のデータビットごとに、誤り訂正のためのパリティデータを付加するパリティデータ付加回路と、
前記データビットとパリティデータとにより構成されるフレームデータのビット数がNの倍数であり、前記フレームデータをN個のサブフレームデータに均等に分割するフレーム変換回路と、
前記N個に分割された各々のサブフレームデータを前記Nビットの情報の各々に対応し構成されるN個のサブページに各々記憶させるためのプログラム回路と、
を備えたことを特徴とする不揮発性半導体記憶装置。
IPC (3件)：
G11C 29/42
, G11C 16/06
, G11C 16/02
G11C29/00 631D
, G11C17/00 639C
, G11C29/00 631Z
, G11C17/00 641
5B125BA02
, 5B125BA19
, 5B125CA11
, 5B125DA03
, 5B125DE08
, 5B125DE15
, 5B125EA05
, 5B125EE04
, 5B125EE17
, 5B125FA04
, 5L106AA10
, 5L106BB12
出願人引用 (9件)
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審査官引用 (7件)
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