特許
J-GLOBAL ID：200903044978772989
半導体記憶装置
発明者：
出願人/特許権者：
,
代理人 (1件)：
徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平8-188899
公開番号（公開出願番号）：特開平10-021686
出願日： 1996年06月28日
公開日（公表日）： 1998年01月23日
要約：
【要約】【課題】 簡単な構成でパイプラインのステージ分割を適正にし、その高速化を実現した半導体記憶装置を提供する。【解決手段】 メモリアレイの中から選択されたメモリセルの記憶情報が読み出される第1の信号線に対して、第1のタイミングに同期してスイッチ制御される第1のスイッチを設け、上記読み出し信号を第2の信号線に伝え、上記第2の信号線にはキャパシタを記憶手段とするラッチ回路と、上記第2の信号線のラッチ信号を第2のタイミングに同期してメインアンプの入力に伝える第2のスイッチを設け、上記第1のスイッチは上記第1の信号線に読み出された読み出し信号を上記第2の信号線に伝えると直ちにオフ状態し、上記メモリアレイに対して次アドレスの選択動作に移行しつつ、上記第2のスイッチを、上記第1のスイッチがオフ状態にされた後にラッチ回路に保持された読み出し信号をメインアンプの動作タイミングに同期して伝える。
請求項（抜粋）：
ワード線とデータ線との交点にマトリックス配置された複数のメモリセルを備えたメモリアレイと、上記メモリアレイの中から選択されたメモリセルの記憶情報が読み出される第1の信号線と、かかる第1の信号線を第1のタイミングに同期して第2の信号線に伝える第1のスイッチと、上記第2の信号線に設けられキャパシタを記憶手段とするラッチ回路と、上記第2の信号線のラッチ信号を第2のタイミングに同期してメインアンプの入力に伝える第2のスイッチとを備え、上記第1のスイッチは上記第1の信号線に読み出された読み出し信号を上記第2の信号線に伝えると直ちにオフ状態にされて、上記メモリアレイを次アドレスの選択動作に移行し、上記第2のスイッチは、上記第1のスイッチがオフ状態にされた後であって、上記ラッチ回路に保持された読み出し信号をメインアンプの動作タイミングに同期して伝えるものであることを特徴とする半導体記憶装置。
IPC (2件)：
G11C 11/409
, G11C 11/401
G11C 11/34 354 A
, G11C 11/34 362 C
