特許

J-GLOBAL ID：200903045004190873

強誘電体メモリ

発明者： 藤澤 宏樹 ,  永島 靖 ,  長谷川 雅俊 ,  成井 誠司 ,  青木 康伸
出願人/特許権者： 株式会社日立製作所 ,  日立超エル・エス・アイ・エンジニアリング株式会社
代理人 (1件)： 徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平8-122397
公開番号（公開出願番号）：特開平9-288894
出願日： 1996年04月18日
公開日（公表日）： 1997年11月04日
要約：

【要約】 (修正有)【課題】 プレート選択方式を採る強誘電体メモリのサイクルタイムを高速化し、また大容量の強誘電体メモリの読み出し動作を安定化し、その低消費電力化を図る。【解決手段】 プレート線VPL0〜VPL7を、指定されたワード線の選択動作が開始される前に有効レベルとし、このワード線が非選択状態とされた後に無効レベルとするとともに、プレート線VPL0〜VPL7の有効レベルを、ビット線における2値読み出し信号のレベルつまり電源電圧VCC及び接地電位VSS間の中間電位HVCとし、その無効レベルを、ビット線のプリチャージ電位である電源電圧VCC又は接地電位VSSとする。また、強誘電体メモリのメモリアレイを、例えばn+1組の相補ビット線B00*〜B0n*ないしB70*〜B7n*を単位として複数のメモリアレイブロックMAB0〜MAB7に分割し、対応するプレート線VPL0〜VPL7を中間電位HVCのような有効レベルとすることで選択的に活性状態とする。

請求項（抜粋）：

直交して配置されるワード線及びビット線と、上記ワード線及びビット線の交点に実質格子状に配置される強誘電体メモリセルと、所定数の行又は列に配置される上記強誘電体メモリセルのプレートがそれぞれ共通結合されかつそれが有効レベルとされることで選択的に対応する上記所定数の行又は列に配置される強誘電体メモリセルが選択状態とされるプレート線とを含むメモリアレイと、上記メモリアレイのビット線に対応して設けられ選択状態とされる上記強誘電体メモリセルから対応するビット線に出力される微小読み出し信号を第1又は第2のレベルに増幅して2値読み出し信号とする単位増幅回路を含むセンスアンプとを具備し、上記プレート線の有効レベルが、上記第1及び第2のレベル間の所定の電位とされることを特徴とする強誘電体メモリ。

IPC (3件)：

G11C 14/00 ,  G11C 11/22 ,  H01L 27/10 451

FI (3件)：

G11C 11/34 352 A ,  G11C 11/22 ,  H01L 27/10 451