特許

J-GLOBAL ID：200903045008445116

デジタルPLL装置

発明者： 福士 幹雄
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 後藤 洋介 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-327651
公開番号（公開出願番号）：特開平9-168004
出願日： 1995年12月15日
公開日（公表日）： 1997年06月24日
要約：

【要約】【課題】 スペクトラム拡散通信での復調処理に用いた場合に、シンボルタイミングが可変したときに、デジタルPLLの位相歪みを防止できるデジタルPLL装置を提供する。【解決手段】 プリアンブル受信中に、相関レベルの振幅最大値点を求めてシンボルタイミングを確定する同期積算回路6と、同期積算回路6にて確定したシンボルタイミング毎に角度演算を行って位相θcを出力する角度演算回路7と、角度演算回路7からの位相θcを入力して位相同期ループを動作させて出力位相を求めるデジタルPLL回路8とを有している。

請求項（抜粋）：

プリアンブル受信中に、相関レベルの振幅最大値点を求めてシンボルタイミングを確定する同期積算回路と、前記同期積算回路にて確定したシンボルタイミング毎に角度演算を行って位相θcを出力する角度演算回路と、前記角度演算回路からの位相θcを入力して位相同期ループを動作させて出力位相を求めるデジタルPLL回路とを有することを特徴とするデジタルPLL装置。

IPC (5件)：

H04L 7/10 ,  H03L 7/08 ,  H04B 1/707 ,  H04L 7/033 ,  H04L 27/227

FI (5件)：

H04L 7/10 ,  H03L 7/08 M ,  H04J 13/00 D ,  H04L 7/02 B ,  H04L 27/22 B