特許
J-GLOBAL ID：200903045023509538
半導体装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-347172
公開番号（公開出願番号）：特開平6-196498
出願日： 1992年12月25日
公開日（公表日）： 1994年07月15日
要約：
【要約】【目的】 品質を損うことなく素子面積の増大を可及的に防止する。【構成】 半導体基板1上に形成される、ポリシリコンの層4および第1の絶縁物の層5からなるゲート電極と、このゲート電極の側面に形成される、第2の絶縁物からなる側壁部8と、ゲート電極および側壁部に隣接するように半導体基板上に形成されるソース/ドレイン領域10と、ゲート電極の第1の絶縁物の層と側壁部との交差部の凹部を埋めるように形成される第3の絶縁物の層14と、ゲート電極および側壁部ならびに第3の絶縁物の層を覆うように形成される第4の絶縁物の層16と、この第4の絶縁物の層を覆うように形成される層間絶縁膜18と、この層間絶縁膜内にゲート電極と部分的に重なるようにエッチングによって形成された、ソース/ドレイン領域との接続のためのコンタクト孔と、を備え、第3および第4の絶縁物のエッチング選択比は前記層間絶縁物に対して所定値以上であることを特徴とする。
請求項（抜粋）：
半導体基板上に形成される、ポリシリコンの層および第1の絶縁物の層からなるゲート電極と、このゲート電極の側面に形成される、第2の絶縁物からなる側壁部と、前記ゲート電極および側壁部に隣接するように前記半導体基板上に形成されるソース/ドレイン領域と、前記ゲート電極の第1の絶縁物の層と前記側壁部との交差部の凹部を埋めるように形成される第3の絶縁物の層と、前記ゲート電極および側壁部ならびに第3の絶縁物の層を覆うように形成される第4の絶縁物の層と、この第4の絶縁物の層を覆うように形成される層間絶縁膜と、この層間絶縁膜内に前記ゲート電極と部分的に重なるようにエッチングによって形成された、前記ソース/ドレイン領域との接続のためのコンタクト孔と、を備え、前記第3および第4の絶縁物のエッチング選択比は前記層間絶縁物に対して所定値以上であることを特徴とする半導体装置。
IPC (3件)：
H01L 21/336
, H01L 29/784
, H01L 21/90
