特許
J-GLOBAL ID：200903045029495938
A-D変換器並列処理回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
松本 英俊
公報種別：公開公報
出願番号（国際出願番号）：特願2003-394029
公開番号（公開出願番号）：特開2005-159640
出願日： 2003年11月25日
公開日（公表日）： 2005年06月16日
要約：
【課題】 リアルタイムで高精度な信号処理ができるA-D変換器並列処理回路を得る。【解決手段】 第1,第2のA-D変換器1,2の出力に対して、零補間によるアップサンプリング処理を行う第1,第2の零補間器8,9と、第2の零補間器9の出力データを、遅延器11による遅延処理により同相データIbとヒルベルト変換器12による直交データQbとの2つに分配処理する直交分配器10と、直交分配器10からの遅延を伴った同相データIbと同程度の遅延量を第1の零補間器8の出力データに与えて同相データIaを発生させるタイミング調整器13と、直交分配器10から出力する同相データIbと直交データQbに対してそれぞれ補正係数を掛け合わせることで振幅及び位相の補正を行った後に合成して補正された同相データIb ́を得る振幅位相補正器15と、タイミング調整器13からの同相データIaと振幅位相補正器からの同相データIb ́とを合成する信号合成器20とを備えている。【選択図】 図1
請求項（抜粋）：
並列接続された第1,第2のA-D変換器を時分割で動作させて入力信号のアナログ-ディジタル変換を行う際に、これら第1,第2のA-D変換器の振幅と位相の変換誤差を補正するA-D変換器並列処理回路であって、
前記第1,第2のA-D変換器に、位相がそれぞれ0°及び180°の関係で、システムクロックの周波数の1/2周波数のサンプリングクロック信号を与えるクロック信号変換回路と、
前記第1のA-D変換器から出力されるディジタルデータに対して、零補間による2倍のアップサンプリング処理を行う第1の零補間器及び前記第2のA-D変換器から出力されるディジタルデータに対して、零補間による2倍のアップサンプリング処理を行う第2の零補間器と、
前記第2の零補間器の出力データを、遅延器による遅延処理により同相データIbとヒルベルト変換器による直交データQbとの2つに分配処理する直交分配器と、
前記直交分配器において発生する遅延を伴った前記同相データIbと同程度の遅延量を前記第1の零補間器の出力データに与えて同相データIaを発生させると共に前記ヒルベルト変換器による90°移相時に副次的に発生する不要な遅延を前記直交分配器の前記遅延器と共に相殺するタイミング調整器と、
前記直交分配器から出力される前記同相データIbと前記直交データQbに対してそれぞれ補正係数を掛け合わせることで振幅及び位相の補正を行った後に合成して補正された同相データIb ́を得る振幅位相補正器と、
前記タイミング調整器からの前記同相データIaと前記振幅位相補正器からの前記同相データIb ́とを合成して出力する信号合成器とを備えていることを特徴とするA-D変換器並列処理回路。
IPC (4件)：
H03M1/12
, H03H17/00
, H03H17/06
, H03M1/10
H03M1/12 C
, H03H17/00 621G
, H03H17/06 613J
, H03M1/10 A
5J022AA01
, 5J022BA01
, 5J022BA10
, 5J022CA07
, 5J022CA08
, 5J022CA10
, 5J022CB06
, 5J022CE01
, 5J022CE04
