特許
J-GLOBAL ID：200903045040330754
半導体集積回路装置のクロック配線方法
発明者：
出願人/特許権者：
代理人 (1件)：
若林 忠
公報種別：公開公報
出願番号（国際出願番号）：特願平4-296774
公開番号（公開出願番号）：特開平5-198674
出願日： 1992年11月06日
公開日（公表日）： 1993年08月06日
要約：
【要約】【目的】 階層的レイアウト手法を用いて設計されるLSIにおいて、各ブロックへのクロック信号をブロック間の配線領域(チャンネル)に制限されることなく自由に敷設できるようにし、かつ、各ブロック間およびブロック内でのクロック信号の特性のずれを低減する。【構成】 LSI1の左下部に設けられたクロック発生源2から各ブロック(41,42,43)のクロック端子(51,52,53)へのクロック配線3は等長になるように敷設されており、各ブロック内の配線と重複しない特定の配線層に限定してクロック配線3を接続する。クロック配線3を接続後、各ブロック間の信号線を敷設するようにしている。
請求項（抜粋）：
半導体集積回路のレイアウト設計に際して、半導体集積回路の構成要素を複数のブロックに分割し、予め設計された標準のマクロブロックを除く各ブロック内の配置配線処理を行なった後に各ブロック間の配線を行う階層設計手法によって設計される半導体集積回路装置の配線方法において、クロック信号を供給するクロック発生源からマクロブロックを含む各ブロック内のクロック信号を供給されるべきセルへのクロック配線を各ブロック間の配線チャンネルに制限されることなく自由に、かつ、クロック発生源から各ブロックのクロック端子まで等長となるように敷設することを特徴とする半導体集積回路装置のクロック配線方法。
引用特許：
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