特許
J-GLOBAL ID：200903045118622668
PLL回路及び半導体集積回路
発明者：
出願人/特許権者：
代理人 (1件)：
玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願平9-158408
公開番号（公開出願番号）：特開平11-008553
出願日： 1997年06月16日
公開日（公表日）： 1999年01月12日
要約：
【要約】【課題】 ジッタを増大させることなく、PLL回路の引き込み時間の低減を図るための技術を提供することにある。【解決手段】 第2積分用容量(Cgp)を設けることにより、PLL回路への電源投入直後において、電圧制御発振回路へのコントロール電圧を、参照クロック信号の入力前に、第1積分用容量(Cgn)と第2積分用容量との容量比で決定される所定の中間電圧に設定することができ、参照クロック信号の入力が開始される前に、電圧制御発振回路(245)の発振周波数を、ほぼ予定通りの発振周波数とすることにより、PLL回路が安定するまでの時間を短縮する。
請求項（抜粋）：
積分用容量を有し、この積分用容量の充放電により形成された電圧を出力可能なチャージポンプと、上記チャージポンプの出力電圧レベルに応じて発振周波数が決定される電圧制御発振手段と、上記電圧制御発振手段の出力信号と、参照クロック信号との位相比較を行うための位相比較手段と、を含み、上記位相比較手段の位相比較結果に基づいて上記チャージポンプの動作が制御されるPLL回路において、上記チャージポンプは、電源投入直後に上記積分容量を充電するための充電回路を含んで成ることを特徴とするPLL回路。
IPC (2件)：
FI (2件)：
H03L 7/10 A
, H03L 7/08 E
