半導体集積回路装置

発明者： ,
出願人/特許権者： ,
代理人 (1件)：山中郁生 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-183911
公開番号（公開出願番号）：特開2003-007822
出願日： 2001年06月18日
公開日（公表日）： 2003年01月10日
要約：

【要約】【課題】半導体集積回路装置の機能回路群をチップ上の1方向に展開するレイアウトパターンにおいて、レイアウト効率を高めると共に、素子特性の悪化を防止することができる半導体集積回路装置を提供すること。【解決手段】論理回路CIR11、CIR12内、あるいは論理回路CIR11、CIR12間の接続配線11、12A、13、14を、電源電圧配線VCC1及び基準電圧配線VSS1の外側にある第2領域B1P及びB1N内に配置してユニット間配線領域IL1P、IL1Nを構成する。そして電源電圧配線VCC1及び基準電圧配線VSS1間の第1領域A1には入出力配線領域IOL1のみが配置される。第1領域A1にはユニット間配線領域がないため幅が短くレイアウトされるので、PMOS/NMOSトランジスタ間の接続配線長が短く、N/P型ウェル領域NW1、PW1の面積が小さくなり、レイアウト効率と回路特性の向上を図ることができる。

請求項（抜粋）：

中間に第1領域を有して1方向に配置される1対の第1及び第2電源配線と、PMOSトランジスタ、NMOSトランジスタを適宜に組み合わせ前記第1及び第2電源配線に沿って構成される基本回路ユニットと、複数の前記基本回路ユニットで構成される論理回路ユニットと、複数の前記論理回路ユニットで構成される機能回路ユニットとを備え、前記機能回路ユニットを適宜に多段配置する半導体集積回路装置において、前記PMOS及びNMOSトランジスタ構造の少なくとも一部分を前記第1及び第2電源配線下に配置すると共に、前記基本回路ユニット間を接続する配線、もしくは前記論理回路ユニット間を接続する配線のうち前記機能回路ユニット内で終端するユニット間接続配線を、前記第1及び第2電源配線を構成する配線層と同層、あるいは下層の配線層で構成する際、前記第1領域以外の領域である第2領域に配置することを特徴とする半導体集積回路装置。

IPC (3件)：

H01L 21/82 , H01L 21/822 , H01L 27/04

FI (2件)：

H01L 21/82 W , H01L 27/04 A

Fターム (25件)：

5F038AV06 , 5F038CA01 , 5F038CA09 , 5F038CD02 , 5F038CD03 , 5F038CD05 , 5F038EZ20 , 5F064BB05 , 5F064BB06 , 5F064BB07 , 5F064CC12 , 5F064DD25 , 5F064EE03 , 5F064EE08 , 5F064EE09 , 5F064EE14 , 5F064EE15 , 5F064EE16 , 5F064EE23 , 5F064EE26 , 5F064EE27 , 5F064EE42 , 5F064EE43 , 5F064EE47 , 5F064EE52

引用特許：

出願人引用 (2件)

特開平4-340747
特開平4-216668

審査官引用 (2件)

特開平4-340747
特開平4-216668

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