特許
J-GLOBAL ID：200903045132781752
集積磁気抵抗半導体メモリー構造
発明者：
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出願人/特許権者：
代理人 (3件)：
原 謙三
, 木島 隆一
, 金子 一郎
公報種別：公表公報
出願番号（国際出願番号）：特願2002-543443
公開番号（公開出願番号）：特表2004-514237
出願日： 2001年09月26日
公開日（公表日）： 2004年05月13日
要約：
本発明は、集積磁気抵抗半導体メモリー構造に関するものである。このメモリー構造には、薄い誘電障壁(TL)によって隔てられた2つの磁気層(WML、HML)と、それらに付属し互いに交差したワード線(WL)およびビット線(BL)とをそれぞれ備えたn個のメモリーセルが、n層(L1、L2、L3、L4)に垂直方向に積み重なって配置されており、さらに、n個のメモリー層(L1〜L4)のうちの1つを選択するための復号回路が備えられている。この復号回路は、ワード線(WL)またはビット線(BL)の両端に、n個のメモリー層(L1〜L4)のうちの1つを選択するためのn層選択トランジスタ(N0〜N3、N4〜N7)からなる構造と、電圧(V)が印加されアドレス指定を行うことのできる水平方向のワード線またはビット線(WLまたはBL)を選択するための配線選択トランジスタ(P0、P1)とを、それぞれ備えている。
請求項（抜粋）：
集積磁気抵抗半導体メモリー構造であって、
薄い誘電障壁(TL)によって隔てられた2つの磁気層(WML、HML)、および、それに付属し互いに交差したワード線(WL)とビット線(BL)とをそれぞれ備えたn個のメモリーセルが、垂直方向にn層(L1、L2、L3)積み重なっており、上記n個のメモリー層(L1〜L4)のうちの1つを選択するための復号回路が備えられた集積磁気抵抗半導体メモリー構造において、
上記復号回路は、ワード線(WL)またはビット線(BL)の両端に、上記n個のメモリー層(L1〜L4)のうちの1つを選択するためのn個の層選択トランジスタ(N0〜N3、N4〜N7)と、アドレス指定が行われるとともに電圧(V)が印加される水平方向のワード線またはビット線(WLまたはBL)を選択するための配線選択トランジスタ(P0、P1)とをそれぞれ備えている構造を有する集積磁気抵抗半導体メモリー構造。
IPC (3件)：
G11C11/15
, H01L27/105
, H01L43/08
G11C11/15 116
, H01L43/08 Z
, H01L27/10 447
5F083FZ10
, 5F083GA10
, 5F083KA01
, 5F083KA05
, 5F083LA10
, 5F083LA12
, 5F083LA16
