特許

J-GLOBAL ID：200903045147992482

パイプライン演算装置

発明者： 大和田 昭彦
出願人/特許権者： 富士通株式会社
代理人 (1件)： 酒井 宏明
公報種別：公開公報
出願番号（国際出願番号）：特願平11-284850
公開番号（公開出願番号）：特開2001-109626
出願日： 1999年10月05日
公開日（公表日）： 2001年04月20日
要約：

【要約】【課題】 ハードウェア量、消費電力を低減すること。【解決手段】 第1演算ステージの入力段に設けられ第1被演算データSOURCE1 および第2被演算データを保持するステージラッチ回路1101 およびステージラッチ回路2101 と、第1演算ステージに設けられ第1被演算データSOURCE1 および第2被演算データを用いて演算を行う演算器1201 と、第1演算ステージと第2演算ステージとの間に設けられ演算器1201 の出力値を保持するステージラッチ回路1102 と、第2演算ステージに設けられ命令INST2 がデコードされたときステージラッチ回路1102 の値を用いて演算を行う演算器1202 と、上記命令INST2 を、ステージラッチ回路1101 の値(第1被演算データSOURCE1 )をスルーさせるスルー命令SRC1 として演算器1201 に対してデコードする命令デコーダ3201 とを備える。

請求項（抜粋）：

少なくとも第1演算ステージおよび第2演算ステージを有するパイプライン演算装置であって、前記第1演算ステージおよび前記第2演算ステージにおける、入力段、演算ステージ間、出力段にそれぞれ設けられ、被演算データまたは演算結果をそれぞれ保持する複数のラッチ手段と、前記第1演算ステージに設けられ、上流の前記ラッチ手段に保持された前記被演算データを用いて、命令に応じた演算を行い、演算結果を下流のラッチ手段へ出力する第1演算手段と、前記第2演算ステージに設けられ、上流の前記ラッチ手段に保持された前記被演算データを用いて、命令に応じた演算を行い、演算結果を下流のラッチ手段へ出力する第2演算手段と、前記第1演算手段および前記第2演算手段に対して発行された前記命令をデコードする命令デコード手段と、を備え、前記命令デコード手段は、前記第2演算手段に対して発行された前記命令をデコードする際に、前記第1演算手段に対して、上流のラッチ手段に保持される前記被演算データをスルーさせる命令として前記命令をデコードすることを特徴とするパイプライン演算装置。

IPC (2件)：

G06F 9/38 310 ,  G06F 9/38

FI (2件)：

G06F 9/38 310 J ,  G06F 9/38 310 E

Fターム (2件)：

5B013AA18 ,  5B013DD04

引用特許：

審査官引用 (2件)

• 特開昭58-106636
  
• 特開昭58-106636