特許

J-GLOBAL ID：200903045148717140

不揮発性メモリ回路

発明者： 川合 利昌 ,  山口 明
出願人/特許権者： 株式会社東芝 ,  東芝マイクロエレクトロニクス株式会社
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-045226
公開番号（公開出願番号）：特開平6-259975
出願日： 1993年03月05日
公開日（公表日）： 1994年09月16日
要約：

【要約】【目的】インピーダンス低下手段によりダミー行線を同期的に活性化させビット線の駆動インピーダンスを低下させ読み出し出力経路の時定数を低減させる。【構成】メモリセルアレイを構成する不揮発性トランジスタTrc の制御ゲートはワード線WLに、ソースは接地、ドレインはビット線BLに接続される。ビット線BLはカラム選択トランジスタSL1 ,SL2 を直列に介しプリチャージ電源供給回路PR1 につながる。回路PR1 を介したビット線BLの出力線は負荷トランジスタTr1 を介してセンスアンプSAの一方入力に接続され他方入力端はダミーセル側の出力線が接続される。ダミービット線DBL出力線の負荷トランジスタTr2 はTr1 のチャネル幅Wに比べ2Wある。ビット線BLの出力線にはトランジスタTr3 ,Tr4 でなるインピーダンス低下回路11、ダミーワード線DWL及びこれに制御ゲートが接続されるTrc と同様なトランジスタN1がある。

請求項（抜粋）：

行、列線毎に配置された不揮発性トランジスタからなるメモリセルアレイと、前記メモリセルアレイ内のメモリセルを選択する列選択トランジスタと、前記列選択トランジスタと電源電位との間に設けられたプリチャージ手段と、前記列線に対するダミー列線及び各列線選択時参照されるための前記ダミー列線に接続されるオン状態のダミーセルを有し、アドレス信号で選択された各一本の行、列線につながる前記不揮発性トランジスタのオン/オフを検出する検出手段と、前記行線に対するダミー行線及びこれに制御される補助トランジスタと、前記プリチャージ手段と同一系に形成され前記アドレス信号に同期する信号により前記補助トランジスタと共にイネーブルし前記検出手段の検出時の出力インピーダンスを下げるインピーダンス低下手段とを具備したことを特徴とする不揮発性メモリ回路。