特許
J-GLOBAL ID：200903045151501477
集積回路のテスト容易化設計方法および装置
発明者：
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出願人/特許権者：
代理人 (5件)：
石田 敬
, 鶴田 準一
, 土屋 繁
, 西山 雅也
, 樋口 外治
公報種別：公開公報
出願番号（国際出願番号）：特願2002-332554
公開番号（公開出願番号）：特開2004-171046
出願日： 2002年11月15日
公開日（公表日）： 2004年06月17日
要約：
【課題】データ信号線のビット幅が不均一である場合も適用可能なテスト容易化設計を提供し、テスト時間を短縮してテストのための付加回路を削減し、極めて大規模な回路に対するテスト容易化設計を実現可能にするアーキテクチャを提供する。【解決手段】各回路要素の制御経路および観測経路についてデータ線の不足個所をマーキングし(ステップ1006)、回路要素側でマークのない個所に仮想テストピンを割り当て(ステップ1008)、テスト時に不足分のデータ線が外部入出力側と接続されるように回路を追加する(ステップ1010)。再収斂分岐構造を構成する回路要素を見い出してそれらを1つの回路要素とみなしてテスト容易化設計を行なう。圧縮テストプラン表毎にデコーダを分割し、テスト長およびテストコントローラの規模を最適化する圧縮テストプラン表を得るようにテストプランをグルーピングする。【選択図】 図13
請求項（抜粋）：
RTL回路の段階においてデータパスをテスト容易化することによる集積回路のテスト容易化設計方法であって、
データパスに含まれるテスト対象の回路要素の各々について、テスト時にデータパスの入力から回路要素の入力へデータを伝搬する第1の経路上で、データ線の数が回路要素の入力のビット数よりも不足している個所とその不足ビット数を決定し、
テスト対象の回路要素の各々について、テスト時に回路要素の出力からデータパスの出力へデータを伝搬する第2の経路上で、データ線の数が回路要素の出力のビット数よりも不足している個所とその不足ビット数を決定し、
第1の経路上に不足ビットを有する少なくとも1つの個所が存在するとき、不足ビットを有する個所のいずれよりも第1の経路に沿って回路要素側にある個所に第1の仮想テストピンを割り当て、
第2の経路上に不足ビットを有する少なくとも1つの個所が存在するとき、不足ビットを有する個所のいずれよりも第2の経路に沿って回路要素側にある個所に第2の仮想テストピンを割り当て、
不足ビットを有する個所のいずれよりも第1の経路に沿ってデータパス入力側にある個所と第1の仮想テストピンの間が、第1の経路上の不足ビット数の最大値に相当する数のデータ線でテスト時に付加的かつ実質的に接続されるように第1の回路を付加し、
不足ビットを有する個所のいずれよりも第2の経路に沿ってデータパス出力側にある個所と第2の仮想テストピンの間が、第2の経路上の不足ビット数の最大値に相当する数のデータ線でテスト時に付加的かつ実質的に接続されるように第2の回路を付加し、
第1および第2の回路が付加されたデータパスに対してテスト対象の回路要素のテストプランを生成するステップを具備する集積回路のテスト容易化設計方法。
IPC (2件)：
FI (2件)：
G06F17/50 654N
, H01L21/82 C
5B046AA08
, 5B046BA03
, 5F064BB31
, 5F064BB40
, 5F064DD04
, 5F064DD25
, 5F064DD39
, 5F064EE51
, 5F064HH06
, 5F064HH10
