特許
J-GLOBAL ID：200903045167520170
エラスティックストア回路
発明者：
出願人/特許権者：
代理人 (1件)：
山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平6-274866
公開番号（公開出願番号）：特開平8-137664
出願日： 1994年11月09日
公開日（公表日）： 1996年05月31日
要約：
【要約】【目的】 簡単な回路構成により、読出及び書込の各アドレスの距離差が規定値以内であるか否かを判断する。【構成】 書込アドレス発生回路12及び読出アドレス発生回路11が発生する書込アドレスb及び読出アドレスaのアドレス差を書込アドレスの下位3ビットで表す一定範囲の規定値として設定し、規定値を含まない基準書込アドレス及び書込アドレスbの各上位ビットの一致をアンド回路152で判定すると共に、規定値の中間値が読出アドレスaの下位ビットとして設定された基準読出アドレスと読出アドレスaとの一致をアンド回路142で判定し、両回路の判定出力の時間が一致すると、アンド回路153はイニシャライズ信号cにより各アドレス発生回路を初期状態に設定し、かつアラーム信号dを出力する。
請求項（抜粋）：
2ポートメモリと、2ポートメモリに対し一方のポートを介してデータを書き込むための書き込みアドレスを発生する第1のアドレス発生手段と、2ポートメモリに対し他方のポートからデータを読み出すための読み出しアドレスを発生する第2のアドレス発生手段とを備え、書き込みアドレスと読み出しアドレスとの差が規定値以内に接近した場合に両アドレスの差を補正するエラスティックストア回路において、書き込みアドレスと読み出しアドレスとの差を示す前記規定値を書き込みアドレスの下位ビットで表す一定範囲の第1の規定値として設定する設定手段と、第1の規定値を含まない基準書き込みアドレス及び書き込みアドレスの各上位ビットの一致を判定する第1の判定手段と、前記第1の規定値の中間値を前記読み出しアドレスの下位ビットとして設定した基準読み出しアドレスと読み出しアドレスとの一致を判定する第2の判定手段と、前記第1及び第2の判定手段の各判定出力が一致した場合に第1及び第2のアドレス発生手段のアドレス差を補正する補正手段とを設けたことを特徴とするエラスティックストア回路。
IPC (2件)：
G06F 5/06 313
, G11C 11/401
