特許
J-GLOBAL ID：200903045170898400
電界効果型薄膜トランジスタおよびその製造方法
発明者：
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出願人/特許権者：
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代理人 (1件)：
高田 守
公報種別：公開公報
出願番号（国際出願番号）：特願平4-290293
公開番号（公開出願番号）：特開平6-140631
出願日： 1992年10月28日
公開日（公表日）： 1994年05月20日
要約：
【要約】【目的】 微細化されたTFT負荷型完全CMOS・SRAMにおいてメモリセルの読出および書込動作を安定化させ、かつ消費電力を低減させることが可能な電界効果型薄膜トランジスタ(TFT)を得る。【構成】 絶縁体の上に形成された電界効果型薄膜トランジスタは、活性層55とゲート電極60とを備える。ゲート電極60は活性層55のチャネル領域55aの上にゲート絶縁膜を介在して形成される。活性層55はチャネル領域55aとソース・ドレイン領域55bから構成される。チャネル領域55aは単結晶シリコン層から形成され結晶粒界を含まず、ソース・ドレイン領域55bは多結晶シリコン層から形成される。また、チャネル領域55aは109 個/cm2 未満の結晶欠陥密度を有する。薄膜トランジスタはチャネル幅1μm当り、0.25μA/μm以上のON電流と15fA/μm以下のOFF電流を示す。
請求項（抜粋）：
絶縁体の上に形成された電界効果型薄膜トランジスタであって、所定のチャネル幅を有するチャネル領域を形成する部分を含む半導体薄膜と、前記チャネル領域によって前記チャネル幅と交差する方向に分離された前記半導体薄膜の部分内に形成されたソースおよびドレイン領域と、前記チャネル領域の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極とを備え、前記チャネル幅1μmあたりの前記ソースおよびドレイン領域の間に流れる電流値が、前記ソースおよびドレイン領域の間に-3Vの電圧、前記ゲート電極と前記ソース領域の間に-3Vの電圧を印加した場合、-0.25μA以上であり、かつ前記ソースおよびドレイン領域の間に-3Vの電圧、前記ゲート電極と前記ソース領域の間に0Vの電圧を印加した場合、-15fA以下であるように制御された結晶組織から前記半導体薄膜のチャネル領域は構成されている、電界効果型薄膜トランジスタ。
IPC (4件)：
H01L 29/784
, H01L 21/20
, H01L 27/11
, H01L 21/336
H01L 29/78 311 H
, H01L 27/10 381
, H01L 29/78 311 C
, H01L 29/78 311 Y
