特許
J-GLOBAL ID：200903045214838582
デューティ補正回路およびこれを含む集積回路素子
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-009568
公開番号（公開出願番号）：特開平9-200005
出願日： 1996年01月23日
公開日（公表日）： 1997年07月31日
要約：
【要約】【課題】 コンデンサの容量値変動等によって出力クロックデューティにばらつきが生ずる等の従来みられた問題がないデューティ補正回路を提供する。【解決手段】 出力クロックhをそのデューティを可変に出力するクロック発生回路10と、クロック発生回路10を制御する制御回路20とを有している。クロック発生回路10は、生成する出力クロックhの立ち上がりエッジ位相には入力クロックaの立ち上がりエッジ位相を使用する一方、立ち下がりエッジ位相は制御回路20からの制御を受けるものである制御回路20は、クロック発生回路10の立ち下がりエッジ位相に関する制御信号bを入力クロックaを第1および第2の可変遅延回路21および22により遅延させて生成するものである。
請求項（抜粋）：
入力クロックのデューティを所定の値に補正するデューティ補正回路において、クロック信号をそのデューティを可変に出力するクロック発生回路と、前記クロック発生回路を制御する制御回路とを有し、前記クロック発生回路は、生成する出力クロック信号の立ち上がりエッジ位相には入力クロック信号の立ち上がりエッジ位相を使用する一方、立ち下がりエッジ位相は前記制御回路からの制御を受けるものであり、前記制御回路は、前記クロック発生回路の立ち下がりエッジ位相に関する制御信号を、入力クロック信号を遅延回路により遅延させることによって生成するものであることを特徴とするデューティ補正回路。
IPC (2件)：
FI (2件)：
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