特許

J-GLOBAL ID：200903045218048101

MOS型可変容量および半導体集積回路

発明者： 野崎 孝明
出願人/特許権者： シチズン時計株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願2002-116949
公開番号（公開出願番号）：特開2003-318417
出願日： 2002年04月19日
公開日（公表日）： 2003年11月07日
要約：

【要約】【課題】 従来のMOS型可変容量は容量変化比が2から3程度と小さく、比を大きくするためにゲート酸化膜厚や半導体基板の不純物濃度を変化させるとC-Vカーブの移動に伴い制御電圧範囲に制限を生じたり、発振振幅を大きくすると容量変化比が減少する等の欠点を有していた。また、電圧制御水晶発振回路に使う場合、バイアス電圧印加用の抵抗素子とDCカット容量が必要となる。【解決手段】 P型半導体基板1の上に形成した薄いシリコン酸化膜2と、N型のポリシリコンのゲート電極3と、ゲート電極3に覆われる半導体表面領域に接して設けたN型半導体領域10とから構成され、P型半導体基板1に接続した端子4を接地電位に接続し、N型半導体領域10に接続した端子11を容量端子とし、ゲート電極3に接続したゲート端子5を容量制御電源12に接続して容量制御端子として用いる3端子型のMOS型可変容量素子である。

請求項（抜粋）：

第1導電型半導体領域と、該第1導電型半導体領域上に形成した絶縁膜と、該絶縁膜上に形成した導電膜と、該絶縁膜を介して該導電膜に対向する該第1導電型半導体領域の表面に接するように設けた第2導電型半導体領域を有する構造のMOS型可変容量において、前記第1導電型半導体領域に第1の端子を設け、前記導電膜に第2の端子を設け、前記第2導電型半導体領域に第3の端子を設け、前記第1の端子を接地し、前記第2の端子に制御電圧を印加することにより、前記第3の端子と前記第1の端子の間の静電容量を可変とするとともに、前記第3の端子と前記第2の端子の間の静電容量を可変とすることを特徴とするMOS型可変容量。

IPC (3件)：

H01L 29/94 ,  H01L 21/822 ,  H01L 27/04

FI (2件)：

H01L 29/94 C ,  H01L 27/04 V

Fターム (6件)：

5F038AC20 ,  5F038AV04 ,  5F038AV06 ,  5F038AV10 ,  5F038DF01 ,  5F038EZ20