特許
J-GLOBAL ID：200903045251154570
同期式通信方式の伝送路遅延測定方式
発明者：
出願人/特許権者：
代理人 (1件)：
岩佐 義幸
公報種別：公開公報
出願番号（国際出願番号）：特願平4-039855
公開番号（公開出願番号）：特開平5-244133
出願日： 1992年02月26日
公開日（公表日）： 1993年09月21日
要約：
【要約】【目的】 本発明は、同期式通信方式において、フレーム上の剰余ビットを用いて伝送路遅延を測定することで、サービス用チャネルを占有することを防ぐ。【構成】 ビット・パターン2を生成するビット・パターン生成回路1と、ビット・パターン2を送信フレーム4上の剰余ビットに挿入する送信パターン挿入回路3と、受信フレーム6上の剰余ビットに挿入された対向局のビット・パターン生成回路の生成したビット・パターン7を抽出する受信パターン抽出回路5と、ビット・パターン7を折返し送信フレーム4上の剰余ビットに挿入する受信パターン挿入回路8と、受信フレーム6上の剰余ビットに挿入された対向局において折り返されたビット・パターン10を抽出する送信パターン抽出回路と、ビット・パターン10と自局のビット・パターン2とを比較することにより自局と対向局との間の伝送路遅延を測定する測定回路11とを備える
請求項（抜粋）：
フレーム構造を有する同期式通信方式を用いてディジタル通信を行う通信装置からなる自局と対向局との間の同期式通信方式の伝送路遅延測定方式において、第一のビット・パターンを生成するビット・パターン生成回路と、前記第一のビット・パターンを送信フレーム上の第一剰余ビットに挿入する送信パターン挿入回路と、前記対向局に備えたビット・パターン生成回路で生成して、前記自局が受信する受信フレーム上の第二剰余ビットに挿入した第二のビット・パターンを抽出する受信パターン抽出回路と、前記第二のビット・パターンを前記送信フレーム上の第二剰余ビットに挿入して前記対向局へ折り返す受信パターン挿入回路と、前記対向局において前記受信フレーム上の第二剰余ビットに挿入されて折り返された第三のビット・パターンを抽出する送信パターン抽出回路と、前記第三のビット・パターンと前記第一のビット・パターンとを比較することにより自局と対向局との間の伝送路遅延量を測定する比較回路とを備えていることを特徴とする同期式通信方式の伝送路遅延測定方式。
IPC (2件)：
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