特許

J-GLOBAL ID：200903045286974260

ディジタル乗算器

発明者： 本村 哲夫
出願人/特許権者： ソニー株式会社
代理人 (1件)： 藤島 洋一郎
公報種別：公開公報
出願番号（国際出願番号）：特願平8-231336
公開番号（公開出願番号）：特開平10-063484
出願日： 1996年08月13日
公開日（公表日）： 1998年03月06日
要約：

【要約】【課題】 面積の点で効率的なセル配置を可能にする。【解決手段】 本発明のディジタル乗算器では、複数のBoothセレクタセルSを、被乗数入力信号のビット方向について被乗数入力信号のビット数分配列して1段を構成すると共に、BoothデコーダセルDの個数に対応する段数分だけ配置している。また、複数のBoothデコーダセルDを、それぞれ、できるだけセル幅が等しくなるように2つの分割セルDA ,DB に分割して、1段当たりのBoothセレクタセルSの個数と等しい数の分割セルDA ,DB を形成し、この分割セルDA ,DB を、1段目の各BoothセレクタセルSに隣接し、且つ1個の分割セルが1個のBoothセレクタセルSに対応するように、被乗数入力信号のビット方向に沿って1列に配列している。

請求項（抜粋）：

ブース(Booth)アルゴリズムを用いて乗算を行うディジタル乗算器において、乗数入力信号のうちの必要なビットに基づいて被乗数入力信号に乗算する係数を選択するための選択信号を生成する複数のデコーダセルと、被乗数入力信号のビット方向について被乗数入力信号のビット数分配列されて1段を構成すると共に、前記デコーダセルの個数に対応する段数分だけ設けられ、各デコーダセルによって生成された選択信号に応じて選択した係数を被乗数信号に乗算して部分積を生成する複数のセレクタセルと、この複数のセレクタセルによって生成された部分積を加算して乗算結果を得る加算処理部とを備え、前記複数のデコーダセルが、被乗数入力信号のビット方向に沿って、各セレクタセルに対応する位置に配置されていることを特徴とするディジタル乗算器。