特許

J-GLOBAL ID：200903045289215025

バーンインテストシステムの良否判定ボードおよびその良否判定結果記憶方法

発明者： 埋田 佳幸
出願人/特許権者： 安藤電気株式会社
代理人 (1件)： 荒船 博司 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-145319
公開番号（公開出願番号）：特開2001-324547
出願日： 2000年05月17日
公開日（公表日）： 2001年11月22日
要約：

【要約】【課題】 複数の判定ボードのリアルタイムな良否判定結果を、判定ボードそれぞれ任意に指定したトリガで各判定ボードに対するメモリに書き込むことができるバーンインテストシステムの良否判定ボードおよびその良否判定結果記憶方法を提供することである。【解決手段】 各判定ボード10毎に設けられた一致比較回路5は、被試験デバイス20に対するアドレスおよびデータを、あらかじめ設定される値と比較し、一致する場合には、リード/ライト制御回路6に対し、メモリ4に書き込みを可能とするトリガを生成・出力する。そして、一致比較回路5より上記トリガが入力されたリード/ライト制御回路6は、判定回路2にて判定された良否判定結果を、前記被試験デバイス20に対するアドレスおよびデータとともに、アドレスポインタ7に指定されるメモリ4内のアドレスに書き込む。

請求項（抜粋）：

バーンインテストシステム内に複数備えられ、被測定デバイス毎にバーンインテスト結果の良否を判定するバーンインテストシステムの良否判定ボードにおいて、前記被測定デバイスから出力されたバーンインテスト結果を所定の比較値と比較して、比較結果を出力する比較手段と、前記比較手段から出力された比較結果を所定の期待値と比較して前記バーンインテスト結果の良否を判定する判定手段と、前記被測定デバイスに対して任意に指定されたデータと予め設定された基準値とを比較し、両者が一致した場合、前記判定手段による良否判定結果を記憶手段に書き込むことを指示するトリガを生成して出力する一致比較手段と、前記一致比較手段からトリガが出力された場合、前記判定手段から出力された良否判定結果を前記記憶手段に書き込む書き込み制御手段と、を備えることを特徴とするバーンインテストシステムの良否判定ボード。

IPC (4件)：

G01R 31/28 ,  G01R 31/30 ,  G11C 29/00 651 ,  H01L 21/66

FI (5件)：

G01R 31/30 ,  G11C 29/00 651 P ,  H01L 21/66 H ,  G01R 31/28 H ,  G01R 31/28 D

Fターム (16件)：

2G032AA01 ,  2G032AB01 ,  2G032AC03 ,  2G032AE08 ,  2G032AE10 ,  2G032AL00 ,  4M106AA01 ,  4M106AA04 ,  4M106CA60 ,  4M106DJ21 ,  5L106DD24 ,  5L106GG03 ,  9A001BB03 ,  9A001BB04 ,  9A001JJ45 ,  9A001LL05