特許

J-GLOBAL ID：200903045325779305

プロセッサシステム

発明者： 城野 雅之
出願人/特許権者： シャープ株式会社
代理人 (1件)： 深見 久郎
公報種別：公開公報
出願番号（国際出願番号）：特願2000-070448
公開番号（公開出願番号）：特開2001-256179
出願日： 2000年03月14日
公開日（公表日）： 2001年09月21日
要約：

【要約】【課題】 PCIバス仕様に準拠したプロセッサシステムを提供する。【解決手段】 バススレーブ6,7のコンフィグレーションレジスタ61,71に、必要なメモリ空間およびI/O空間に対応してディレイサイクル数を格納しておく。ディレイサイクル数は、バスブリッジ5からトランザクションを受信してからデータ転送が可能になるまでに必要な時間である。ホストブリッジ3はコンフィグレーションサイクルでバススレーブ6,7のディレイサイクル数を読出し、コンフィグレーションレジスタ31にディレイサイクルテーブルとして格納する。ホストブリッジ3がトランザクションを発行したときディレイサイクルカウンタ32が該当するディレイサイクル数をカウントし始め、そのディレイサイクル数をカウントし終えたとき、同じトランザクションを再発行する。

請求項（抜粋）：

第1および第2のバスと、前記第1のバスに接続された第1のバスマスタデバイスと、前記第1および第2のバス間に接続され、ディレイドトランザクション機能を有するバスブリッジと、予め定められた標準レイテンシを記憶するレイテンシ記憶手段を含み、前記第2のバスに接続された1または2以上のバススレーブデバイスとを備え、前記第1のバスマスタデバイスは、前記標準レイテンシを前記バススレーブデバイスに対応づけたレイテンシテーブルを記憶するためのテーブル記憶手段と、前記バススレーブデバイスから当該標準レイテンシを読出して前記テーブル記憶手段に格納する初期化手段と、前記テーブル記憶手段に格納された標準レイテンシをカウントするためのカウント手段と、前記バススレーブデバイスに対してトランザクションを発行したとき前記カウント手段を始動し、前記カウント手段が前記レイテンシをカウントし終えたとき前記トランザクションを再発行するアクセス手段とを含む、プロセッサシステム。

IPC (4件)：

G06F 13/42 350 ,  G06F 13/36 510 ,  H04L 12/46 ,  H04L 12/28

FI (3件)：

G06F 13/42 350 C ,  G06F 13/36 510 ,  H04L 11/00 310 C

Fターム (30件)：

5B061BA01 ,  5B061BB13 ,  5B061BB17 ,  5B061BC06 ,  5B061FF13 ,  5B061GG02 ,  5B061GG13 ,  5B061RR05 ,  5B077AA17 ,  5B077BA02 ,  5B077BA06 ,  5B077BA09 ,  5B077DD05 ,  5B077FF11 ,  5B077GG24 ,  5B077GG25 ,  5B077NN02 ,  5K033AA02 ,  5K033AA09 ,  5K033BA04 ,  5K033CB06 ,  5K033CB08 ,  5K033DA01 ,  5K033DA05 ,  5K033DA13 ,  5K033DB12 ,  5K033DB14 ,  5K033DB16 ,  5K033DB19 ,  5K033EC01