特許
J-GLOBAL ID：200903045325939450
半導体集積回路
発明者：
出願人/特許権者：
代理人 (1件)：
柿本 恭成
公報種別：公開公報
出願番号（国際出願番号）：特願平4-093970
公開番号（公開出願番号）：特開平5-291511
出願日： 1992年04月14日
公開日（公表日）： 1993年11月05日
要約：
【要約】【目的】 外部出力端子あるいは外部入出力端子から流入する静電気サージに対して出力トランジスタのゲート絶縁膜破壊を的確に防止する。【構成】 周辺電源ライン8a及び周辺GNDライン9aと内部回路用電源ライン8b及び内部回路用GNDライン9bとをパターン上分離し、通常動作時のライン9aあるいは8aの電位変動(ノイズ)による内部回路5a,5bの誤動作現象を防止する、分割されたGNDライン及び電源ラインを有する半導体集積回路において、静電気サージが外部出力端子7に流入すると、出力トランジスタ6aがブレークダウンを起す。すると、ライン9aの電位が上昇し、保護トランジスタ30aを通してトランジスタ6aのゲート電極Gの電位が上昇する。これにより、トランジスタ6aのドレイン電極D・ゲート電極G間のゲート絶縁膜に印加される電圧が低くなって該ゲート絶縁膜の破壊を防止できる。
請求項（抜粋）：
複数のMISFETで構成された内部回路と、前記内部回路に電源電圧を供給する内部回路用電源ライン及び内部回路用グランドラインと、前記内部回路の出力によってゲート制御され該内部回路の出力に応じた信号を外部出力端子又は外部入出力端子へ出力する出力トランジスタと、前記出力トランジスタに接続され該出力トランジスタに電源電圧を印加する周辺電源ライン及び周辺グランドラインとを備え、前記内部回路用電源ライン及び内部回路用グランドラインと前記周辺電源ライン及び周辺グランドラインとの両方またはいずれか一方がチップ配線パターン上、分割された半導体集積回路において、前記出力トランジスタの周辺電源ライン側または周辺グランドライン側の電極とゲート電極との間に、静電気サージによる該出力トランジスタのブレークダウン時にその両電極間の電位差を減少させる保護回路を接続したことを特徴とする半導体集積回路。
IPC (2件)：
引用特許：
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