特許

J-GLOBAL ID：200903045352810109

スタティック・ランダム・アクセス・メモリ

発明者： ナツキ・クシヤマ
出願人/特許権者： ヒューレット・パッカード・カンパニー
代理人 (1件)： 萩野 平 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-073654
公開番号（公開出願番号）：特開平8-050792
出願日： 1995年03月30日
公開日（公表日）： 1996年02月20日
要約：

【要約】【目的】 ビット・ラインが電圧スウイングを必要とせず、読み出し時の短縮化と省電力化を可能とするスタティック・ランダム・アクセス・メモリを提供する。【構成】 SRAM記憶セル111,112を行とビット・ラインと関連する列に接続し、SRAM記憶セル112の読み出し時には、ライン145の高レベルと低レベルのWRITE信号との論理積をアンド・ゲート126で取り、低レベルをノード119に印加し、ノード119の電位と電位Vddとの間の第1の電位差をアンド・ゲート126で維持し、SRAM記憶セル112の書き込み時には、ライン145の高レベルと高レベルのWRITE信号との論理積をアンド・ゲート126で取り、高レベルの出力をノード119に印加し、ノード119との電位と電位Vddとの間の第2の電位差をアンド・ゲート126で維持する。

請求項（抜粋）：

複数個の行および列に接続された複数個のスタティック・ランダム・アクセス・メモリ・セル(111、112、211、212)であって、各前記列が第1および第2のビット・ライン(113、114)と関連づけられており、各前記スタティック・ランダム・アクセス・メモリ・セル(111、112、211、212)がこのスタティック・ランダム・アクセス・メモリ・セルに電力を供給するための第1および第2の電力端子(119,238、239,Vdd)および前記スタティック・ランダム・アクセス・メモリ・セル(111、112、211、212)を前記スタティック・ランダム・アクセス・メモリ・セルの列の前記第1および第2ビット・ライン(113、114)に接続するための第1および第2データ端子(117,118,236、237)を有しているスタティック・ランダム・アクセス・メモリ・セル(111、112、211、212)と、前記スタティック・ランダム・アクセス・メモリ・セル(111、112、211、212)の1つの読み出しを行う場合のこのスタティック・ランダム・アクセス・メモリ・セルの前記第1および第2電力端子(119,238、239,Vdd)の間の第1電位差と前記スタティック・ランダム・アクセス・メモリ・セル(111、112、211、212)の書き込みを行う場合のこのスタティック・ランダム・アクセス・メモリ・セル(111、112、211、212)の前記第1および第2電力端子(119,238、239,Vdd)の間の第2電位差を維持するための電力手段(125,126,225、226)とを備えており、前記第2電位差の絶対値が前記第1電位差の絶対値よりも小さいことを特徴とするスタティック・ランダム・アクセス・メモリ。

IPC (3件)：

G11C 11/412 ,  G11C 7/00 311 ,  G11C 11/413

FI (2件)：

G11C 11/40 301 ,  G11C 11/34 335 A

引用特許：

審査官引用 (2件)

• 特開昭58-211391
  
• 特開昭55-064686