特許

J-GLOBAL ID：200903045361539345

有限体上の乗算回路

発明者： 鹿島 雅人 ,  李 富強
出願人/特許権者： 富士電機株式会社
代理人 (1件)： 山口 巖
公報種別：公開公報
出願番号（国際出願番号）：特願平7-266639
公開番号（公開出願番号）：特開平9-114645
出願日： 1995年10月16日
公開日（公表日）： 1997年05月02日
要約：

【要約】【課題】従来の順序動作方式の回路がもつ乗算速度が遅い問題点を克服して拡張ガロア体等の有限体上の元の乗算に要する時間を短縮する。【解決手段】例えば拡張ガロア体上の8ビット構成の2個の元を法多項式により定義される算法に従って乗算するため、乗算段回路10により被乗算元Aのビットai(i=0〜7)および被乗算元Bのビットbj(j=0〜7)のすべてのビット間の積aibjを作り、加算段回路20により元AとBの積の元Pを構成する各ビットp0〜p7ごとに乗算段回路10による64個のビット間積aibjから法多項式で定義された乗算方式に適合する積aibjの組み合わせを図示のように抽出してすべて加算することにより元AとBを乗算した積の元Pの例えばビットp1を求める。

請求項（抜粋）：

複数ビット構成の元の四則演算に対し閉じられた群を形成する有限体の上で2個の元を法多項式で規定される所定の演算方式に従って乗算する回路であって、ビット間の乗算をそれぞれ行なう複数の乗算単位から構成される乗算段回路と,ビット間の加算をそれぞれ行なう複数の加算単位から構成される加算段回路とを用い、乗算段回路と加算段回路の一方による被乗算元の相互間の複数のビット演算結果を他方に与えてそれらの内から乗算方式に応じ抽出される演算結果の組み合わせに対し他方の演算を施して乗算結果としての積の元をその構成ビットごとに求めるようにしたことを特徴とする有限体上の乗算回路。