連想メモリ制御回路及び制御方法

発明者： ,
出願人/特許権者：
代理人 (1件)：高橋友二
公報種別：公開公報
出願番号（国際出願番号）：特願平10-090643
公開番号（公開出願番号）：特開平11-273363
出願日： 1998年03月20日
公開日（公表日）： 1999年10月08日
要約：

【要約】【課題】既存の適宜のワード長の連想メモリを複数制御することにより、任意のビット幅の入力データの格納、検索処理を安価に、高速に実現する。【解決手段】複数の連想メモリ(CAM1、CAM2)のワード長に応じて、ビット方向に入力データを分割して入力し、前段の連想メモリ(CAM1)の検索出力アドレスを次段の連想メモリ(CAM2)の検索開始アドレスとし、複数の連想メモリの検索出力アドレスがすべて一致した場合にそれを検索出力とした。一致しない場合は最終段の検索出力アドレスを第1段の検索開始アドレスとし、何れかの連想メモリで検索出力が得られない時はデータ不一致を出力する。

請求項（抜粋）：

nを2以上の自然数とするとき、n個の連想メモリ(Contents Addressable Memory)であって、そのそれぞれi+1番目(i=1〜n-1)の連想メモリはi番目の連想メモリの検索出力アドレスを検索開始アドレスとして当該入力データと一致するデータを一定の優先度で検索し、一致するデータが存在した場合はそのアドレスを当該連想メモリの前記検索出力アドレスとして出力すると共に当該一致フラグをアクティブとし、その1番目の連想メモリは指定されたアドレスもしくはその第n番目の連想メモリの前記検索出力アドレスを検索開始アドレスとして当該入力データと一致するデータを前記優先度で検索し、一致するデータが存在した場合はそのアドレスを当該連想メモリの前記検索出力アドレスとして出力すると共に当該一致フラグをアクティブにするn個の連想メモリの制御回路であって、このn個の連想メモリのそれぞれのワード長に応じて入力データをビット分割し前記当該入力データとしてこのn個の連想メモリのそれぞれに入力すると共に、前記1番目の連想メモリの検索開始アドレスを指定するデータ入力部と、前記n個の連想メモリの前記一致フラグの何れかがアクティブでない場合に不一致フラグをアクティブにする不一致フラグ検出部と、前記n個の連想メモリの前記検索出力アドレスのすべてが一致する場合にアドレス有効信号を有効にするアドレス一致検出部と、このアドレス有効信号が有効の場合に前記n個の連想メモリの前記検索出力アドレスを検索結果として出力するアドレス保持部とを備えたことを特徴とする連想メモリ制御回路。

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