データログメモリの書き込み制御回路

発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平5-165167
公開番号（公開出願番号）：特開平6-347518
出願日： 1993年06月10日
公開日（公表日）： 1994年12月22日
要約：

【要約】【目的】フェイルメモリを制御し、データログメモリのデータの縮小や領域指定でのデータの取り込みを行うデータログメモリの書き込み制御回路を提供する。【構成】パタン発生器1でDUT2にアドレスを入力するとともに期待値を出力し、比較器3は期待値とDUT2の出力を入力して比較し、フェイルをパタン発生器1のアドレスのタイミングでデータログメモリ4に書き込むデータログメモリの書き込み制御回路において、フェイルメモリ5Aは比較器3の出力とパタン発生器1のアドレス信号を入力とし、DUT2のフェイルを書き込み、フェイルフラグメモリ5B・5Cは比較器3の出力とパタン発生器1のアドレス信号を入力とし、DUT2のフェイルを書き込み、データログ取り込み制御回路5Dはフェイルメモリ5Aとフェイルフラグメモリ5B・5Cの出力を入力とし、入力信号を選択して論理演算し、その出力を取り込み制御信号としてデータログメモリ4にフェイルデータを書き込むフェイルメモリ部5を備える。

請求項（抜粋）：

パタン発生器(1) とDUT(2) と比較器(3) とデータログメモリ(4) を備え、パタン発生器(1) でDUT(2) にアドレスを入力するとともに期待値を出力し、比較器(3) は期待値とDUT(2) の出力を入力して比較し、フェイルをパタン発生器(1) のアドレスのタイミングでデータログメモリ(4) に書き込むデータログメモリの書き込み制御回路において、比較器(3) の出力を第1の入力とし、パタン発生器(1) のアドレス信号を第2の入力とし、DUT(2) のフェイルを書き込むフェイルメモリ(5A)と、比較器(3) の出力を第1の入力とし、パタン発生器(1) のアドレス信号を第2の入力とし、DUT(2) のフェイルを書き込むフェイルフラグメモリ(5B・5C) と、フェイルメモリ(5A)とフェイルフラグメモリ(5B・5C) の出力を入力とし、入力信号を選択して論理演算するデータログ取り込み制御回路(5D)をもつフェイルメモリ部(5) を備え、データログ取り込み制御回路(5D)の出力をデータログメモリ(4) の取り込み制御信号としてデータログメモリ(4) にフェイルデータを書き込むことを特徴とするデータログメモリの書き込み制御回路。

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