特許

J-GLOBAL ID：200903045447875690

同期型半導体記憶装置およびそのテスト方法

発明者： 大石 司
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-010507
公開番号（公開出願番号）：特開2000-215693
出願日： 1999年01月19日
公開日（公表日）： 2000年08月04日
要約：

【要約】【課題】 テスト時に観測ピン数を減らすと共に出力データのデータレートを落として出力することが可能な同期型半導体記憶装置を提供する。【解決手段】 入出力回路部に複数のデータ端子に出力されるデータの一致を検出する一致検出回路250を設ける。テスト時にはラッチ146、148に同じ結果が書込まれ、クロック信号に応じて交互に読み出される。したがって、通常時にダブルデータレートでデータを出力する端子からテスト結果をデータレートを落として出力することができる。性能の低いテスタでも観測が可能であり、テストコストが削減できる。

請求項（抜粋）：

メモリアレイと、前記メモリアレイから第1、第2の記憶データをアドレス信号に応じて一括して読出しを行う読出回路と、前記第1、第2の記憶データをそれぞれ受ける第1、第2のデータバスと、前記第1、第2のデータバスから前記第1、第2の記憶データを受ける第1の入出力回路とを備え、前記第1の入出力回路は、前記第1、第2の記憶データをともに受け、第1、第2の出力データを出力するデータ処理部を含み、前記データ処理部は、通常動作時には前記第1、第2の出力データとしてそれぞれ前記第1、第2の記憶データを出力し、テスト時には前記第1、第2の記憶データに所定の変換処理を施し前記第1、第2の出力データを発生し、前記第1、第2の出力データをそれぞれ受ける第1、第2のデータ保持回路と、前記第1、第2のデータ保持回路が保持した前記第1、第2の出力データをうけて、クロック信号に応じて交互に出力する出力回路とをさらに含み、前記出力回路の出力を受ける第1の出力ノードをさらに備える、同期型半導体記憶装置。

IPC (5件)：

G11C 29/00 671 ,  G11C 29/00 ,  G01R 31/28 ,  G11C 11/407 ,  G11C 11/401

FI (5件)：

G11C 29/00 671 R ,  G11C 29/00 671 B ,  G01R 31/28 B ,  G11C 11/34 362 S ,  G11C 11/34 371 A

Fターム (26件)：

2G032AA04 ,  2G032AA07 ,  2G032AB01 ,  2G032AG01 ,  2G032AG02 ,  2G032AK02 ,  2G032AK11 ,  2G032AK14 ,  2G032AK19 ,  5B024AA15 ,  5B024BA29 ,  5B024CA07 ,  5B024CA11 ,  5B024CA15 ,  5B024EA01 ,  5B024EA03 ,  5B024EA04 ,  5L106AA01 ,  5L106AA02 ,  5L106DD00 ,  5L106DD11 ,  5L106DD22 ,  5L106EE00 ,  5L106FF01 ,  5L106GG02 ,  5L106GG04

引用特許：

審査官引用 (1件)

• ビルト-インパラレルテスト回路を備えた半導体メモリ装置
  公報種別：公開公報   出願番号：特願平11-150331   出願人：三星電子株式会社