半導体集積回路装置およびその製造方法

発明者： ,
出願人/特許権者： ,
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願2002-117518
公開番号（公開出願番号）：特開2003-318288
出願日： 2002年04月19日
公開日（公表日）： 2003年11月07日
要約：

【要約】【課題】不揮発性メモリの昇圧回路(降圧回路)を構成するキャパシタの容量絶縁膜の耐圧を向上させる。【解決手段】不揮発性メモリの浮遊ゲートを構成する2層の多結晶シリコン膜と同層の膜(10b、20)でキャパシタ電極CEを構成し、そのうち、下層の多結晶シリコンパターン10bは、素子形成領域と素子分離領域6との境界上にかからないよう形成し、さらに、この素子形成領域と素子分離領域6との境界上には、酸化シリコン膜19を形成し、多結晶シリコンパターン10bおよび酸化シリコン膜19上に、多結晶シリコン膜20を素子分離領域6上まで延在するよう形成し、素子分離領域6上の多結晶シリコン膜20上で、第1層配線M1との接続部であるプラグP1を形成する。その結果、素子分離領域6の端部における電界集中による容量絶縁膜9cの破壊を防止することができる。

請求項（抜粋）：

(a)素子分離領域で区画された素子形成領域を有する半導体基板と、(b)前記素子形成領域上に形成されたキャパシタであって、(b1)前記半導体基板上に形成された第1絶縁膜と、(b2)前記第1絶縁膜上に形成され、前記素子形成領域内に形成された第1導電性膜と、(b3)前記第1導電性膜上に形成され、前記素子形成領域から前記素子分離領域上まで延在した第2導電性膜と、を有するキャパシタと、(c)前記第2導電性膜の下層に位置し、前記素子分離領域と前記素子形成領域との境界上に形成された第2絶縁膜と、(d)前記素子分離領域上の第2導電性膜上に位置する電極引き出し部と、を有することを特徴とする半導体集積回路装置。

IPC (9件)：

H01L 21/8247 , H01L 21/822 , H01L 21/8234 , H01L 27/04 , H01L 27/06 , H01L 27/10 481 , H01L 27/115 , H01L 29/788 , H01L 29/792

FI (5件)：

H01L 27/10 481 , H01L 27/10 434 , H01L 29/78 371 , H01L 27/04 C , H01L 27/06 102 A

Fターム (44件)：

5F038AC03 , 5F038AC05 , 5F038AC09 , 5F038AC15 , 5F038AC17 , 5F038AC18 , 5F038BG03 , 5F038DF05 , 5F038EZ13 , 5F038EZ14 , 5F038EZ15 , 5F038EZ16 , 5F038EZ17 , 5F038EZ20 , 5F048AA05 , 5F048AB01 , 5F048AC01 , 5F048AC10 , 5F048BA01 , 5F048BB05 , 5F048BB12 , 5F048BC06 , 5F048BF11 , 5F048BG14 , 5F083EP05 , 5F083EP27 , 5F083EP55 , 5F083GA24 , 5F083JA35 , 5F083JA39 , 5F083LA10 , 5F083MA06 , 5F083MA16 , 5F083PR39 , 5F083PR40 , 5F083PR43 , 5F083PR52 , 5F101BA12 , 5F101BA29 , 5F101BA36 , 5F101BB05 , 5F101BD02 , 5F101BE14 , 5F101BH21

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