特許

J-GLOBAL ID：200903045505211315

高速非同期パイプライン制御回路及び高速非同期向流パイプライン制御回路並びに、これに用いられるコンピュータメモリ

発明者： モルナー チャールズ イー ,  フェアバンクス スコット エム
出願人/特許権者： サンマイクロシステムズ インコーポレーテッド
代理人 (1件)： 上野 登
公報種別：公開公報
出願番号（国際出願番号）：特願平9-284373
公開番号（公開出願番号）：特開平11-167791
出願日： 1997年09月30日
公開日（公表日）： 1999年06月22日
要約：

【要約】【課題】向流パイプライン処理等に必要な緊密結合した制御信号を発生する非同期制御回路を備え、高度なパイプライン処理を正確に制御できる高速非同期パイプライン制御回路及び高速非同期向流パイプライン制御回路並びにこれに用いられるコンピュータメモリを提供することにある。【解決手段】制御部410は、交互に並べた第1制御回路411、第1検出回路414、第2制御回路412、第2検出回路415を含む。回路411は、レジスタ402,404のゲート入力を制御し、回路412は、レジスタ403のゲート入力を制御する。それぞれの検出回路414,415は、隣接した2つの制御回路の状態をモニタし、フルを示す制御回路がエンプティを示す制御回路に先立つときに、これらの回路に移送信号を供給する。

請求項（抜粋）：

複数段を含む非同期パイプラインを制御する高速非同期パイプライン制御回路において、複数段のうち第1段目の転送状態を制御する第1制御回路と、前記第1段目に直列接続され、前記複数段のうち第2段目の転送状態を制御する第2制御回路と、前記第1及び第2制御回路の出力端子に接続され、該第1及び第2制御回路の出力値に基づいて、該第1及び第2制御回路により受け取られている移送信号を生成する検出回路と、前記第1制御回路と検出回路との間に接続された第1インバータと、前記第2制御回路と検出回路との間に接続された第2インバータとからなることを特徴とする高速非同期パイプライン制御回路。