特許
J-GLOBAL ID：200903045507974227
半導体記憶装置およびその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-047107
公開番号（公開出願番号）：特開平11-251546
出願日： 1998年02月27日
公開日（公表日）： 1999年09月17日
要約：
【要約】【課題】 高精度かつ高密度のスタック型DRAM及びその製造方法を提供する。【解決手段】 半導体基板1の上に絶縁膜と導電材料を堆積して複数のゲート電極5を互いに平行に形成し、ゲート電極5の幅分離隔して半導体基板1の表面部の素子形成領域3に不純物拡散層6を形成し、埋込電極16を形成した後、全面に層間絶縁膜12を堆積し、ゲート電極5と直交する複数のビット線溝27を互いに平行に形成し、このビット線溝27に導電性材料と絶縁膜とを順次堆積して層間絶縁層13を上面に備えた複数のビット線8を形成し、この層間絶縁層13をマスクとして上記層間絶縁膜12をパターニングし、不純物拡散層6の上方にキャパシタ開口28を形成する。さらに、キャパシタ開口28内に上端の高さが層間絶縁層13の上面の高さ以下となるように、導電性材料を堆積して蓄積電極17を形成し、キャパシタ絶縁膜18と上部電極19を順次形成する。
請求項（抜粋）：
半導体素子の形成を予定する素子形成領域と、この素子形成領域を周回するように形成された素子分離絶縁膜とを表面部に有する半導体基板と、前記素子形成領域内の所定の位置に、前記素子形成領域の一辺と平行で、かつ、相互に平行に形成された第一および第二のゲート絶縁膜と、前記第一のゲート絶縁膜の上に形成され、上面および側面が第一の絶縁膜で覆われた第一のゲート電極と、前記第二のゲート絶縁膜の上に形成され、上面および側面が第二の絶縁膜で覆われた第二のゲート電極と、前記第一および第二のゲート電極間の前記半導体基板の表面部に形成された第一の不純物拡散層と、前記第一の不純物拡散層から前記第一のゲート電極の幅だけ離隔して前記素子形成領域の周辺部の表面部に形成された第二の不純物拡散層と、前記第一の不純物拡散層から前記第二のゲート電極の幅だけ離隔して前記素子形成領域の周辺部の表面部に形成された第三の不純物拡散層と、前記第一および第二の絶縁膜の間に形成され、前記第一の不純物拡散層の上からこれに隣接するいずれかの前記素子分離絶縁膜の上に延在して設けられた第一の電極と、前記第一の電極のうち、前記素子分離絶縁膜上に延在して設けられた部分と下面の一部の領域で接続され、前記素子分離絶縁膜の領域の上方であって、前記第一および第二の絶縁膜の上に、前記第一および第二のゲート電極と略直角をなすように形成されたビット線と、前記ビット線の上に形成された第三の絶縁膜と、前記第二および第三の不純物拡散層の上にそれぞれ形成された第二および第三の電極と、前記素子形成領域の上方に形成され、前記第二および第三の電極の上面に達する開口が形成された第四の絶縁膜と、前記開口内に堆積され上端の高さが前記第三の絶縁膜の上面の高さ以下である蓄積電極と、前記蓄積電極を覆うように形成された誘電体膜と、前記誘電体膜を覆うように形成された上部電極とを有するキャパシタとを備えた半導体記憶装置。
IPC (2件)：
H01L 27/108
, H01L 21/8242
H01L 27/10 621 C
, H01L 27/10 681 F
