特許

J-GLOBAL ID：200903045508454278

半導体装置の製造中に荷電効果を最小限にするための方法および回路

発明者： ボアズ・エイタン ,  イラン・ブルーム
出願人/特許権者： サイファン・セミコンダクターズ・リミテッド
代理人 (1件)： 社本 一夫 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-182743
公開番号（公開出願番号）：特開2001-057389
出願日： 2000年06月19日
公開日（公表日）： 2001年02月27日
要約：

【要約】 (修正有)【課題】 メモリ配列を含む高感度半導体装置の製造工程中にゲート電極を構成するポリシリコンなどが荷電するのを防止する。【解決手段】 保護トランジスタ52が保護されるべき装置50のゲートGに接続する金属配線40と、アース41との間に接続される。アンテナ55は、金属配線40と同じ金属層から作られ、電気的に接続している。製造工程中のプラズマ等の雰囲気でアンテナ55が帯電すると、保護トランジスタ52のゲートに電圧がかゝり、しきい値電圧を超えると保護トランジスタ52は金属配線40からアース41に流れる径路を開き保護されるべき装置50のゲート電荷を放電する。

請求項（抜粋）：

半導体チップであって、製造中に荷電効果から保護されるべき少なくとも1つの高感度装置と、前記少なくとも1つの高感度装置の高感度端子に電気的に接続される金属配線と、そのドレインが前記金属配線に接続され、そのソースが第1金属接続配線を通してアース供給口に接続される保護トランジスタと、前記金属配線と同じ金属層から作成されるアンテナであって、前記保護トランジスタのゲートに接続されるアンテナと、からなり、少なくとも1つの前記第1接続配線が、前記金属配線と同じ前記金属層から作成されることを特徴とする半導体チップ。

IPC (12件)：

H01L 21/8234 ,  H01L 27/088 ,  H01L 21/02 ,  H01L 21/3205 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/06 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 21/8247 ,  H01L 27/115 ,  H01L 27/10 481

FI (8件)：

H01L 27/08 102 F ,  H01L 21/02 Z ,  H01L 27/10 481 ,  H01L 21/88 Z ,  H01L 27/04 H ,  H01L 27/06 102 C ,  H01L 27/08 321 H ,  H01L 27/10 434