特許

J-GLOBAL ID：200903045509785227

不揮発性半導体メモリ装置およびそのデータ書き込み方法

発明者： 中村 明弘
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願2002-322377
公開番号（公開出願番号）：特開2004-158614
出願日： 2002年11月06日
公開日（公表日）： 2004年06月03日
要約：

【課題】NAND型メモリセルアレイのセル面積縮小が十分でない。【解決手段】第1および第2のセレクトトランジスタS1,S2、その間に縦続接続されている複数のメモリトランジスタM1〜Mnをそれぞれ含む複数のトランジスタ列と、トランジスタ列内で半導体2の上に積層されている複数の誘電体膜からなる電荷蓄積膜と、電荷蓄積膜の上に形成され、行方向に隣接する異なるトランジスタ列でメモリトランジスタM1〜Mnのゲートを電気的に接続している複数のワード線WL1〜WLnと、第1のセレクトトランジスタS1を介してメモリトランジスタに第1の電圧V1を供給する第1の上部配線BSL1a,BSL2aと、第2のセレクトトランジスタS2を介してメモリトランジスタに第2の電圧V2を供給する第2の上部配線BSL2bと、を有する。【選択図】 図2

請求項（抜粋）：

独立にオンとオフが制御される第1および第2のセレクトトランジスタ、当該セレクトトランジスタの間に縦続接続されている複数のメモリトランジスタをそれぞれ含む複数のトランジスタ列と、 上記トランジスタ列内で半導体の上に積層されている複数の誘電体膜からなり、当該積層された複数の誘電体膜内に電荷を蓄積する電荷蓄積膜と、 上記電荷蓄積膜の上に形成され、上記複数のメモリトランジスタの縦続接続の方向と交差する方向に隣接する異なるトランジスタ列で上記メモリトランジスタのゲートを電気的に接続している複数のワード線と、 上記第1のセレクトトランジスタを介して上記メモリトランジスタに第1の電圧を供給する第1の上部配線と、 上記第2のセレクトトランジスタを介して上記メモリトランジスタに第2の電圧を供給する第2の上部配線と、 を有する不揮発性半導体メモリ装置。

IPC (6件)：

H01L21/8247 ,  G11C16/02 ,  G11C16/04 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

FI (4件)：

H01L27/10 434 ,  H01L29/78 371 ,  G11C17/00 641 ,  G11C17/00 622E

Fターム (62件)：

5B025AD04 ,  5B025AF04 ,  5F083EP18 ,  5F083EP23 ,  5F083EP33 ,  5F083EP34 ,  5F083EP63 ,  5F083EP68 ,  5F083EP76 ,  5F083ER02 ,  5F083ER09 ,  5F083ER11 ,  5F083ER17 ,  5F083ER19 ,  5F083ER22 ,  5F083ER29 ,  5F083GA05 ,  5F083GA09 ,  5F083GA11 ,  5F083HA02 ,  5F083JA04 ,  5F083JA05 ,  5F083JA35 ,  5F083JA36 ,  5F083JA39 ,  5F083JA40 ,  5F083JA53 ,  5F083KA05 ,  5F083KA15 ,  5F083KA20 ,  5F083LA04 ,  5F083LA05 ,  5F083LA17 ,  5F083MA06 ,  5F083MA20 ,  5F083NA01 ,  5F083PR12 ,  5F083PR13 ,  5F083PR15 ,  5F083PR21 ,  5F083PR39 ,  5F083ZA21 ,  5F101BA42 ,  5F101BA45 ,  5F101BA46 ,  5F101BA47 ,  5F101BB05 ,  5F101BC11 ,  5F101BD07 ,  5F101BD10 ,  5F101BD22 ,  5F101BD30 ,  5F101BD34 ,  5F101BD35 ,  5F101BD36 ,  5F101BE07 ,  5F101BF05 ,  5F101BH02 ,  5F101BH03 ,  5F101BH06 ,  5F101BH13 ,  5F101BH23