特許

J-GLOBAL ID：200903045541838235

DMOS型トランジスタの製造方法

発明者： 佐藤 彰
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 上柳 雅誉 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-008709
公開番号（公開出願番号）：特開2002-217309
出願日： 2001年01月17日
公開日（公表日）： 2002年08月02日
要約：

【要約】【課題】ゲート酸化膜へのダメージをなくする高信頼性のDMOS型トランジスタの製造方法を提供する。【解決手段】DMOS型トランジスタの領域では、図示しないレジストとゲート電極14をマスクとしてP+ 型ボディー拡散層15表面に低濃度N型不純物を導入してなるN- 型のオフセット領域17を形成する。次に図示しないレジストを除去した後、他のMOSトランジスタのゲート酸化工程以前に、ゲート電極14の側壁絶縁膜18を形成する。他のMOSトランジスタのゲート酸化膜エッチング加工では、側壁絶縁膜18がDMOS型トランジスタのゲート酸化膜13を保護する。

請求項（抜粋）：

半導体基板上に第1導電型のドリフト領域を形成する工程と、前記ドリフト領域の少なくとも一部上にゲート酸化膜を介してゲート電極を形成する工程と、前記ゲート電極の一部下方領域にまで延在する第2導電型のボディー拡散層を形成する工程と、前記ゲート電極をマスクに前記ボディー拡散層表面に第1導電型のオフセット層を形成する工程と、前記ゲート電極に側壁絶縁膜を形成する工程と、前記側壁絶縁膜及びゲート電極をマスクに第1導電型のソース・ドレイン領域を形成する工程とを具備し、前記側壁絶縁膜の形成は、他のMOSトランジスタの形成に関係なく他のMOSトランジスタに関するゲート酸化膜形成工程よりも先に行われることを特徴としたDMOS型トランジスタの製造方法。

IPC (4件)：

H01L 21/8234 ,  H01L 27/088 ,  H01L 29/78 ,  H01L 21/336

FI (3件)：

H01L 27/08 102 A ,  H01L 29/78 301 D ,  H01L 29/78 301 Y

Fターム (19件)：

5F040DA00 ,  5F040DA19 ,  5F040DA22 ,  5F040DB01 ,  5F040DC01 ,  5F040EB01 ,  5F040EB02 ,  5F040EF13 ,  5F040EF18 ,  5F040EK01 ,  5F040FA05 ,  5F040FC21 ,  5F048AA07 ,  5F048AC06 ,  5F048BA01 ,  5F048BB16 ,  5F048BC06 ,  5F048BG12 ,  5F048DA25