特許
J-GLOBAL ID：200903045583436730
不揮発性メモリおよびその駆動方法
発明者：
出願人/特許権者：
代理人 (1件)：
萩野 平 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-291338
公開番号（公開出願番号）：特開2001-110192
出願日： 1999年10月13日
公開日（公表日）： 2001年04月20日
要約：
【要約】 (修正有)【課題】 誤書込みを防止し、信頼性の高い書込み特性を得る不揮発性メモリ。【解決手段】 半導体基板に形成されたソース・ドレイン領域間の半導体基板表面に、第1の強誘電体層を介しゲート電極を積層する強誘電体トランジスタをマトリックス状に配列する不揮発性メモリにおいて、ゲート電極をワードラインに、ソース領域をソースラインに、ドレイン領域をドレインラインに接続し、半導体基板は列ごとに分離され、独立して電圧の印加可能な構成で、バックゲートラインに接続し、ソースライン及びドレインライン電位が各行及び列毎に、フローティングまたはグランド電位に設定可能に構成され、選択セルの近傍の非選択セルに対し、ソース・ドレイン電位を所望の値に維持し、選択セルに対するデータの書込みに際し、近傍の非選択セルを構成する強誘電体トランジスタのチャネル領域に空乏層が広がり、反転層の形成を阻止する構成とする。
請求項（抜粋）：
半導体基板に形成されたソース・ドレイン領域間の前記半導体基板表面に、少なくとも第1の強誘電体層を介してゲート電極を積層してなる強誘電体トランジスタをマトリックス状に配列してなる不揮発性メモリにおいて、前記ゲート電極をワードラインに、前記ソース領域をソースラインに、前記ドレイン領域をドレインラインに接続すると共に、前記半導体基板は列ごとに分離され、独立して電圧を印加できるように構成されるとともに、バックゲートラインに接続してなり、前記ソースライン電位および前記ドレインライン電位がそれぞれ各行および列毎に、フローティング電位またはグランド電位に設定可能なように構成されており、選択セルの近傍の非選択セルに対して、ソース・ドレイン電位を所望の値に維持することにより、選択セルに対するデータの書き込みに際し、近傍の非選択セルを構成する前記強誘電体トランジスタのチャネル領域に空乏層が広がり、反転層の形成を阻止するように構成したことを特徴とする不揮発性メモリ。
IPC (2件)：
FI (2件)：
G11C 11/22
, G11C 17/00 621 Z
5B025AA07
, 5B025AB03
, 5B025AC01
, 5B025AD04
, 5B025AE08
