特許

J-GLOBAL ID：200903045601280590

半導体装置の製造方法

発明者： 小松 裕司
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願2000-031520
公開番号（公開出願番号）：特開2001-223264
出願日： 2000年02月09日
公開日（公表日）： 2001年08月17日
要約：

【要約】【課題】 トレンチ素子分離の製造において、アクティブ領域とフィールド領域トレンチの境界付近に生じる段差部への電界集中を緩和し、寄生MOSの生成を抑制して、ゲート耐圧の向上、信頼性の向上を図る。【解決手段】 基板11の活性領域上に酸化防止膜パターン13を形成する工程と、基板11の素子分離領域を選択酸化して酸化防止膜パターン13の側周下にも入り込む酸化膜14を形成する工程と、酸化防止膜パターン13をマスクにして、酸化防止膜パターン13に被覆されていない酸化膜14を除去する工程と、酸化防止膜パターン13をマスクにして、基板11にトレンチ(溝)15を形成する工程と、基板11上に溝15を埋め込む絶縁膜16を形成する工程と、溝15内に埋め込まれた絶縁膜16を残してそれ以外の絶縁膜16を除去する工程と、酸化防止膜パターン13を除去する工程とを備えている。

請求項（抜粋）：

基板の活性領域となる部分上に酸化防止膜パターンを形成する工程と、前記基板の素子分離領域となる部分を選択的に酸化させて前記酸化防止膜パターンの側周下にも入り込む酸化膜を形成する工程と、前記酸化防止膜パターンをマスクにして、前記酸化防止膜パターンに被覆されている前記酸化膜部分を残してそれ以外の前記酸化膜を除去する工程と、前記酸化防止膜パターンをマスクにして、前記基板に溝を形成する工程と、前記基板上に前記溝を埋め込む絶縁膜を形成する工程と、前記溝内に埋め込まれた前記絶縁膜を残してそれ以外の前記絶縁膜を除去する工程と、前記酸化防止膜パターンを除去する工程とを備えたことを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 21/76 ,  H01L 21/762 ,  H01L 29/78 ,  H01L 29/786

FI (4件)：

H01L 21/76 L ,  H01L 21/76 D ,  H01L 29/78 301 R ,  H01L 29/78 621

Fターム (37件)：

5F032AA06 ,  5F032AA07 ,  5F032AA09 ,  5F032AA34 ,  5F032AA36 ,  5F032AA44 ,  5F032AA45 ,  5F032CA17 ,  5F032DA03 ,  5F032DA04 ,  5F032DA23 ,  5F032DA24 ,  5F032DA25 ,  5F032DA33 ,  5F032DA53 ,  5F032DA60 ,  5F032DA78 ,  5F040DA08 ,  5F040DA16 ,  5F040DA19 ,  5F040DC01 ,  5F040EB12 ,  5F040EK01 ,  5F040EK05 ,  5F040FC21 ,  5F040FC28 ,  5F110AA06 ,  5F110AA12 ,  5F110CC01 ,  5F110DD05 ,  5F110GG02 ,  5F110GG12 ,  5F110NN65 ,  5F110NN66 ,  5F110QQ04 ,  5F110QQ05 ,  5F110QQ19