特許
J-GLOBAL ID：200903045678392560
半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-059918
公開番号（公開出願番号）：特開2002-258977
出願日： 2001年03月05日
公開日（公表日）： 2002年09月13日
要約：
【要約】【課題】 クロック信号のオフセット誤差が改善され、かつ、待機時の消費電流の低減を図った半導体装置を提供する。【解決手段】 制御信号に応じてクロックの状態に拘らず、最後に受けたデータを保持できるラッチ14.1〜14.nを内部回路4に含む。待機状態においてもPLL回路6の動作を停止させても、データはラッチ14.1〜14.nに保持されているので、すぐに動作を再開することができる。したがって、待機状態における消費電流の低減が図られるとともに、起動が迅速にできる。
請求項（抜粋）：
通常モードと待機モードとを動作モードとして有する半導体装置であって、前記通常モードにおいて外部クロック信号に同期した内部クロック信号を出力し、前記待機モードにおいて前記内部クロック信号の出力を停止する同期クロック発生手段と、前記内部クロック信号に同期した動作を行なう内部回路とを備え、前記内部回路は、前記通常モードにおいて前記内部クロック信号に応じてデータの取込みおよび保持を行い、前記待機モードでは前記通常モードから前記待機モードに遷移する直前に取込んだ前記データを保持するデータ保持手段を含む、半導体装置。
Fターム (6件)：
5B079BA12
, 5B079BA15
, 5B079BB04
, 5B079BC01
, 5B079DD05
, 5B079DD13
