特許

J-GLOBAL ID：200903045704287380

スパッタ方法及びそれを用いた半導体装置の製造方法

発明者： 井口 総一郎
出願人/特許権者： 関西日本電気株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願2000-084666
公開番号（公開出願番号）：特開2001-267269
出願日： 2000年03月22日
公開日（公表日）： 2001年09月28日
要約：

【要約】【課題】 アスペクト比の大きいスルーホール54の底面54aと側面54bとにスパッタ法で必要な厚みを確保してバリア層55を形成する。【解決手段】 半導体基板とターゲットとの間隔を350mmのような遠い距離で第1Ti膜55aをスパッタ形成し、引き続き80mmのような近い距離で再度第2Ti膜55bをスパッタ形成し、その上に350mmのような遠い距離で第1TiN膜55cをスパッタ形成し、引き続き80mmのような近い距離で再度第2TiN膜55dをスパッタ形成する。そして、これら、第1,第2Ti膜55a,55bと第1,第2TiN膜55c,55dを合わせてバリア層55とする。

請求項（抜粋）：

凹部を備えた基板の表面と前記凹部の側面及び底面とに成膜するスパッタ方法において、前記基板とターゲットとの間隔を第1の距離として成膜し、引き続いて前記基板とターゲットとの間隔を前記第1の距離とは異なる第2の距離として同一材料を成膜することを特徴とするスパッタ方法。

IPC (3件)：

H01L 21/285 ,  C23C 14/34 ,  H01L 21/768

FI (3件)：

H01L 21/285 S ,  C23C 14/34 S ,  H01L 21/90 A

Fターム (36件)：

4K029BA17 ,  4K029BA60 ,  4K029BB02 ,  4K029BD02 ,  4K029CA05 ,  4M104BB02 ,  4M104BB14 ,  4M104BB18 ,  4M104DD08 ,  4M104DD19 ,  4M104DD37 ,  4M104DD43 ,  4M104DD66 ,  4M104DD75 ,  4M104EE15 ,  4M104FF17 ,  4M104GG13 ,  4M104HH14 ,  5F033HH08 ,  5F033HH18 ,  5F033HH33 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ33 ,  5F033KK08 ,  5F033MM08 ,  5F033NN06 ,  5F033NN19 ,  5F033PP06 ,  5F033PP15 ,  5F033QQ09 ,  5F033QQ16 ,  5F033QQ31 ,  5F033RR14 ,  5F033SS11 ,  5F033XX04