特許

J-GLOBAL ID：200903045722681427

判定回路

発明者： 中村 和之
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 後藤 洋介 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-141310
公開番号（公開出願番号）：特開平10-093424
出願日： 1997年05月30日
公開日（公表日）： 1998年04月10日
要約：

【要約】【課題】 入力信号のN(N≧2)ビットの内のハイレベルビットの数が所定数M(1≦M<N)を越えたか否かの精度よい判定を小規模な回路で実現する。【解決手段】 N個のプライマリFET(Tn0〜Tn7)は、ソースを共通に接地され、ドレインをプライマリ抵抗素子Rの一端と差動増幅器AMPの反転入力端子とに共通に接続され、ゲートに前記Nビットを供給される。M個のセカンダリFET(Tn0 ́〜Tn3 ́)は、ソースを共通に接地され、ドレインをセカンダリ抵抗素子R ́の一端とAMPの非反転入力端子とに共通に接続され、ゲートに常時オン状態とするゲート電圧を供給される。プライマリ及びセカンダリFETのオン電流は互に等しい。抵抗素子R及びR ́の他端は電源電圧VCCを供給され、AMPは、Nビットの内のハイレベルビットの数が所定数Mを越えた時、その旨を表す判定結果を判定結果出力端子RESに出力する。

請求項（抜粋）：

判定結果出力端子を有すると共に、各々がハイレベル及びローレベルのいずれかを持つ、第1乃至第Nのビット(Nは2以上の整数)を含むデジタル入力信号を供給され、前記第1乃至第Nのビットのうちの前記ハイレベルを持つビットの数が所定数M(Mは1以上でNより小さい整数)を越えたか否かを判定し、前記ハイレベルを持つビットの数が前記所定数Mを越えた時、その旨を表す判定結果を前記判定結果出力端子に出力する判定回路において、反転入力端子、非反転入力端子、及び増幅器出力端子を有する差動増幅器と;各々がソース、ドレイン、及びゲートを有する第1乃至第NのプライマリMISFETと;各々がソース、ドレイン、及びゲートを有する第1乃至第MのセカンダリMISFETと;プライマリ抵抗素子と;このプライマリ抵抗素子と同一の抵抗値を有するセカンダリ抵抗素子と;を含み、前記第1乃至前記第NのプライマリMISFETのソースは共通に接地され、前記第1乃至前記第NのプライマリMISFETのドレインはプライマリ抵抗素子の一端に共通に接続され、プライマリ抵抗素子の他端は電源電圧を供給され、前記第1乃至前記第NのプライマリMISFETのゲートは前記第1乃至前記第Nのビットを供給され、前記第1乃至前記第NのプライマリMISFETは、互に等しいオン電流を持ち、前記差動増幅器の反転入力端子はプライマリ抵抗素子の前記一端に接続され、前記第1乃至前記第MのセカンダリMISFETのソースは共通に接地され、前記第1乃至前記第MのセカンダリMISFETのドレインはセカンダリ抵抗素子の一端に共通に接続され、セカンダリ抵抗素子の他端は前記電源電圧を供給され、前記第1乃至前記第MのセカンダリMISFETのゲートは前記第1乃至前記第MのセカンダリMISFETを常時オン状態にするようにゲート電圧を供給され、前記第1乃至前記第MのセカンダリMISFETは、互に等しく、かつ、前記第1乃至前記第NのプライマリMISFETのオン電流に等しいオン電流を持ち、前記差動増幅器の非反転入力端子はセカンダリ抵抗素子の前記一端に接続され、前記増幅器出力端子が前記判定結果出力端子に接続されていることを特徴とする判定回路。