特許
J-GLOBAL ID：200903045726014026
半導体装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
國分 孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願平9-316235
公開番号（公開出願番号）：特開平11-135789
出願日： 1997年10月31日
公開日（公表日）： 1999年05月21日
要約：
【要約】【課題】 ゲート電極上、ソース/ドレイン拡散層のそれぞれに理想的な膜厚のシリサイド層を形成できるようにする。【解決手段】 素子分離領域22を形成する工程と、素子形成領域22の半導体基板21の表面にゲート絶縁膜23を形成する工程と、第一の多結晶シリコン膜24、第一の高融点金属膜25を堆積する工程と、前記第一の多結晶シリコン膜24をシリサイド化する工程と、シリサイド層26の全面に第二の多結晶シリコン膜27を堆積する工程と、前記シリサイド層26および第二の多結晶シリコン膜27をゲート電極形状に加工する工程と、ゲート側壁絶縁膜28を形成する工程と、全面に第二の高融点金属膜29を堆積する工程と、熱処理をして半導体基板21の表面およびゲート配線の上部にシリサイド層30を形成する工程と、未反応の高融点金属膜29を除去する工程とを備える。
請求項（抜粋）：
半導体基板上に、ゲート酸化膜、第一の多結晶シリコン膜、および第一の金属膜を順次形成する第一の工程と、前記第一の工程後、前記半導体基板に熱処理を施すことにより、第一のシリサイド層を形成する第二の工程と、前記第一のシリサイド層上に、第二の多結晶シリコン膜を形成する第三の工程と、前記第一のシリサイド層および前記第二の多結晶シリコン膜を、エッチングによりゲート電極形状に加工する第四の工程と、前記第四の工程後、前記半導体基板にイオン注入を行い、前記半導体基板に拡散層を形成する第五の工程と、前記ゲート電極の側面上に、サイドウォール絶縁膜を形成する第六の工程と、前記第六の工程後、前記半導体基板上に第二の金属膜を形成する第七の工程と、前記第七の工程後、前記半導体基板に熱処理を施すことにより、前記第二の多結晶シリコン膜上および前記拡散層上に第二のシリサイド層を形成する第八の工程とを備えることを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 29/78
, H01L 21/28 301
, H01L 21/336
H01L 29/78 301 G
, H01L 21/28 301 T
, H01L 29/78 301 Y
