特許

J-GLOBAL ID：200903045752006767

半導体集積回路

発明者： 澤田 昭弘 ,  山内 寛行
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 小鍜治 明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-162674
公開番号（公開出願番号）：特開平5-012857
出願日： 1991年07月03日
公開日（公表日）： 1993年01月22日
要約：

【要約】【目的】 本発明は、アドレスマルチプレクスで行う半導体メモリのうち、特に、ファーストページモードアクセスを用いる半導体メモリのカラムアドレス入力バッファ回路において、高速に動作し、かつマスクパターン時の占有面積を縮小することを目的とする。【構成】 カラムアドレス入力バッファ回路は、ロウアドレスストローブ信号XRASより、任意の遅延回路により第1の制御信号XCLK1を作成するクロック発生回路(1)100と、外部アドレス信号Aを入力とし、第1の制御信号XCLK1により制御されるクロックトインバータ150と、カラムアドレスストローブ信号XCASより第2の制御信号XCLK2を作成するクロック発生回路(2)101と、前記クロックトインバータ150の出力信号を、第2の制御信号XCLK2により制御されるトランスファーゲート160を介して、第1のインバータ130に接続し、さらに前記第1のインバータ130の出力を入力とした第2のインバータ131の出力を前記第1のインバータ130の入力に接続したラッチ回路170から構成される。

請求項（抜粋）：

アドレス信号を入力とし、第1の制御信号により制御されるクロックトインバータと、前記クロックトインバータの出力信号を、第2の制御信号により制御されるスイッチ手段を介し入力に接続されたラッチ回路とを備えた半導体集積回路。

IPC (4件)：

G11C 11/401 ,  H01L 27/092 ,  H03K 17/16 ,  H03K 19/0175

FI (3件)：

G11C 11/34 362 C ,  H01L 27/08 321 M ,  H03K 19/00 101 K