特許

J-GLOBAL ID：200903045762564806

MOSゲート型半導体装置

発明者： 舟木 英之 ,  山口 好広
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-221234
公開番号（公開出願番号）：特開平8-088356
出願日： 1994年09月16日
公開日（公表日）： 1996年04月02日
要約：

【要約】【目的】コンタクト抵抗および2層目のSD配線の抵抗を低減できる高耐圧MOSFETを提供すること。【構成】表面にソース領域、ドレイン領域が形成された半導体基板上に設けられ、ソース電極S2 が櫛歯状に配列形成されてなる上層ソース配線SP2 と、ドレイン電極D2 が櫛歯状に配列形成され、ソース電極S2 と噛み合わさるように配置された上層ドレイン配線DP2 と、各隣り合うソース電極S2 およびドレイン電極D2 の下部毎に、これらに重なるように設けれたソース電極S1 およびドレイン電極D1 を備え、ソース電極S1 は、ソース電極S2 、ソース領域に接続し、かつソース電極S2 の配列方向に波状に配列され、ドレイン電極D1 は、ドレイン電極D2 、ドレイン領域に接続し、かつドレイン電極D2 の配列方向に、ソース電極S1 と平行に、波状に配列形成されていることを特徴とする。

請求項（抜粋）：

表面にソース領域、ドレイン領域が形成された半導体基板上に設けられ、複数の上層ソース電極が櫛歯状に配列形成されてなる上層ソース配線と、前記半導体基板上に設けられ、複数の上層ドレイン電極が、櫛歯状に配列形成され、かつ前記複数の上層ソース電極と噛み合わされるように配置された上層ドレイン配線と、各隣り合う前記上層ソース電極および前記上層ドレイン電極の下部毎に、これら上層ソース電極および上層ドレイン電極に重なるように設けれた下層ソース電極と、各隣り合う前記上層ソース電極および前記上層ドレイン電極の下部毎に、これら上層ソース電極および上層ドレイン電極に重なるように設けれた下層ドレイン電極とを具備してなり、前記下層ソース電極は、前記上層ソース電極および前記ソース領域に接続し、かつ前記上層ソース電極の配列方向に波状に配列され、前記下層ドレイン電極は、前記上層ドレイン電極および前記ドレイン領域に接続し、かつ前記上層ドレイン電極の配列方向に、前記下層ソース電極と平行に、波状に配列形成されていることを特徴とするMOSゲート型半導体装置。

FI (2件)：

H01L 29/78 301 W ,  H01L 29/78 301 S

引用特許：

出願人引用 (3件)

• 特開昭60-012742
  
• 特開平4-199748
  
• 特開昭62-185373