半導体集積回路装置の製造方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願平10-258936
公開番号（公開出願番号）：特開2000-091535
出願日： 1998年09月11日
公開日（公表日）： 2000年03月31日
要約：

【要約】【課題】 DRAMとロジックLSIとを混載した半導体集積回路装置の製造において、DRAMのコンタクトホール形成プロセス(ゲート-SAC)とロジックLSIのコンタクトホール形成プロセス(L-SAC)とを両立させる。【解決手段】 DRAMのメモリセル選択用MISFETのゲート電極8A(ワード線WL)を形成する領域の上部のみに窒化シリコン膜9を残し、ロジックLSIを構成するMISFETのゲート電極8Bの上部およびSRAMのメモリセルを構成するゲート電極8C、8Dの上部には窒化シリコン膜9を残さないようにする。その後、上記窒化シリコン膜9とフォトレジスト膜10とをマスクに用いたエッチングで、ゲート電極8A(ワード線WL)およびゲート電極8B〜8Dを同時にパターン形成する。

請求項（抜粋）：

(a)半導体基板の主面の第1領域に第1導体層からなる複数の第1ゲート電極と前記第1ゲート電極を覆う第1絶縁層とを形成し、前記半導体基板の主面の第2領域に前記第1導体層からなる複数の第2ゲート電極を形成し、前記半導体基板の主面の第3領域に複数の半導体領域を形成する工程、(b)前記半導体基板の主面上に第2絶縁層を形成し、前記第2絶縁層の上部に第3絶縁層を形成する工程、(c)前記第1領域に形成された前記複数の第1ゲート電極の間の第1スペース領域を覆う前記第3絶縁層および前記第2絶縁層に第1開孔を形成することにより、前記第1スペース領域の前記半導体基板の表面を露出する工程、および(d)前記第2領域に形成された前記複数の第2ゲート電極を覆う前記第3絶縁層および前記第2絶縁層に第2開孔を形成することにより、前記第2ゲート電極の表面を露出し、前記第3領域に形成された前記複数の半導体領域を覆う前記第3絶縁層および前記第2絶縁層に第3開孔を形成することにより、前記半導体領域の表面を露出する工程を含み、前記工程(a)において、前記複数の第2ゲート電極の上部には前記第1絶縁層を形成せず、前記工程(c)において、前記第1開孔を前記第1ゲート電極に対して自己整合で形成することを特徴とする半導体集積回路装置の製造方法。

IPC (5件)：

H01L 27/108 , H01L 21/8242 , H01L 21/768 , H01L 27/04 , H01L 21/822

FI (3件)：

H01L 27/10 621 C , H01L 21/90 C , H01L 27/04 U

Fターム (43件)：

5F033AA02 , 5F033AA12 , 5F033AA13 , 5F033BA02 , 5F033BA15 , 5F033BA24 , 5F033BA25 , 5F033BA33 , 5F033BA37 , 5F033EA02 , 5F033EA25 , 5F033EA28 , 5F038AC05 , 5F038AC09 , 5F038AC10 , 5F038AC15 , 5F038CA10 , 5F038EZ14 , 5F038EZ15 , 5F038EZ18 , 5F038EZ20 , 5F083AD25 , 5F083BS07 , 5F083GA06 , 5F083GA28 , 5F083JA14 , 5F083JA15 , 5F083JA35 , 5F083JA39 , 5F083JA56 , 5F083MA02 , 5F083MA06 , 5F083MA16 , 5F083MA18 , 5F083NA01 , 5F083PR03 , 5F083PR05 , 5F083PR06 , 5F083PR10 , 5F083PR29 , 5F083PR40 , 5F083PR43 , 5F083PR53

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