特許

J-GLOBAL ID：200903045816621886

LSIテスタ

発明者： 石橋 昌宏
出願人/特許権者： 横河電機株式会社
代理人 (1件)： 小沢 信助
公報種別：公開公報
出願番号（国際出願番号）：特願平4-033277
公開番号（公開出願番号）：特開平5-232187
出願日： 1992年02月20日
公開日（公表日）： 1993年09月07日
要約：

【要約】【目的】 ラッチクロックにジッタの発生がなく、精度良くDUTを測定することができる。【構成】 テストレートクロックをシンセサイザの出力する基本クロックを分周して得るクロックジェネレータと、テストレートクロックに基づいてデジタル信号発生モジュールが同時に出力する複数のデジタル信号をテストレートクロックを遅延して得た複数のエッジ信号によってフォマットするフォマッタと、DUTが出力する複数のデジタル信号をテストレートクロックを遅延して得た複数のストローブクロックによって保持するストローブ回路と、フォマッタがDUTに出力するデジタル信号をラッチすると共に、DUTがストローブ回路に出力するデジタル信号をラッチするラッチクロックを基本クロックに基づいて得て、DUTに与えるタイミングジェネレータとを設けている。

請求項（抜粋）：

テストレートクロックより高い周波数で検査データを被検査対象物と授受し、アナログ回路とデジタル回路が混在する被検査対象物を検査するLSIテスタにおいて、前記テストレートクロックをシンセサイザの出力する基本クロックを分周して得るクロックジェネレータと、前記テストレートクロックに基づいてデジタル信号発生モジュールが同時に出力する複数のデジタル信号を前記テストレートクロックを遅延して得た複数のエッジ信号によってフォマットするフォマッタと、前記被検査対象物が出力する複数のデジタル信号を前記テストレートクロックを遅延して得た複数のストローブクロックによって保持するストローブ回路と、前記フォマッタが前記被検査対象物に出力するデジタル信号をラッチすると共に、前記被検査対象物が前記ストローブ回路に出力するデジタル信号をラッチするラッチクロックを前記基本クロックに基づいて得て、前記被検査対象物に与えるタイミングジェネレータと、を、設けたことを特徴としたLSIテスタ。